Rozwiązanie Intel® FPGA Ethernet 10 Gb/s (XAUI)

Układ Intel® FPGA zapewnia kompletny interfejs fizyczny/kontrolę dostępu do nośników (PHY/MAC) dla sieci Ethernet 10 Gb/s zgodnych ze standardem IEEE 802.3, przeznaczony dla różnych aplikacji związanych z połączeniami mikroukładów (chip-to-chip), płytami tylnymi i połączeniami przewodowymi, korzystających z protokołu interfejsu XAUI (10GBASE-X i XGXS). Rozwiązanie XAUI obejmuje urządzenia Intel® FPGA ze zintegrowanymi nadajnikami-odbiornikami, zestawami dla deweloperów, rdzeniami IP (Intellectual Property) oferowanymi przez Intel® FPGA i MorethanIP, materiałami dodatkowymi i danymi testowymi. Dzięki uproszczeniu i przyspieszeniu implementacji protokołu te rozwiązania zapewniają niższe ryzyko projektowe, szybsze opracowanie produktów oraz efektywną maksymalizację wydajności systemu i produktywności zespołu projektowego, który może skoncentrować się na podstawowych funkcjach systemu.

Układy FPGA z serii Stratix® V (GX, GS i GT), Stratix® IV (GX i GT), Cyclone® IV GX (pakiety F23 i większe), Stratix® II GX i Arria® zapewniają w pełni zintegrowane rozwiązanie XAUI dla aplikacji o dużej wydajności. To rozwiązanie jest zgodne ze standardem IEEE 802.3 Ethernet 10 Gb/s. Wbudowane nadajniki-odbiorniki umożliwiły implementację protokołu XAUI w jednym urządzeniu. Ponadto w aplikacjach wymagających przepustowości 20 Gb/s rozwiązanie Intel® FPGA PHY XAUI może obsługiwać implementacje interfejsu DXAUI (4 × 6,25 Gb/s) w układach FPGA Stratix® IV (GX i GT).

Tabela 1 zawiera ogólne informacje dotyczące kompletnego rozwiązania XAUI.

Tło technologiczne

Nadajniki-odbiorniki wbudowane w urządzenia FPGA z serii Stratix® V (GX, GS i GT), Stratix® IV (GX i GT), Cyclone® IV GX, Stratix® II GX i Arria zapewniają dedykowany tryb implementacji interfejsu XAUI oraz umożliwiają integrację wielu interfejsów PHY i MAC 10GbE w jednym urządzeniu. W nadajniki-odbiorniki wbudowano dedykowane bufory dopasowania szybkości i kompensacji zegara FIFO, kodery i dekodery 8B/10B oraz funkcje dopasowania słów, kontrolowane przez dedykowane aparaty stanowe XAUI. W każdą grupę kanałów wbudowany jest też układ wyrównujący kanały, minimalizujący rozrzut w interfejsie XAUI od źródła XAUI do punktu odbiorczego. Na rysunku 1 przedstawiono schemat blokowy rdzenia MAC 10GbE ze zintegrowaną fizyczną warstwą podrzędną kodowania (PCS) z interfejsami dla różnych urządzeń fizycznych (PHY) 10GbE i podłączanych modułów opcjonalnych.

Rysunek 1. Schemat blokowy rdzenia MAC 10GBE ze zintegrowanymi warstwami PCS i PMA (PHY).

Uwagi:

  1. SPI – szeregowy interfejs peryferyjny
  2. SFP – dołączany moduł kompaktowy (SFF)
  3. MDIO – wejście/wyjście danych zarządzania (opcjonalne)
  4. XFP – dołączany kompaktowy (SFF) moduł 10G
  5. XFI – interfejs XFI Ethernet 10G
  6. SFP+ – dołączany moduł kompaktowy (SFF) 8.5G i 10G
  7. SFI – szeregowy interfejs elektryczny SFP+ o dużej szybkości

Moduł nadajnika-odbiornika w urządzeniach Stratix® V (GX, GS i GT), Stratix® IV (GX i GT), Cyclone® IV GX (F23 i większe pakiety), Arria® II GX, Stratix® II GX i Arria® GX jest zgodny ze wszystkimi specyfikacjami IEEE 802.3, łącznie z generowaniem fluktuacji na poziomie poniżej 0,35 interwału jednostkowego (UI) bez preemfazy i tolerancją fluktuacji powyżej 0,60 UI (łączna wartość międzyszczytowa). Moduł nadajnika-odbiornika spełnia wymagania dotyczące maski tolerancji fluktuacji sinusoidalnych IEEE 802.3. Jednokierunkowe przesyłanie danych przez cztery kanały 10GbE z szybkością 3,125 Gb/s jest zgodne ze standardem interfejsu XAUI IEEE 802.3 dla połączeń urządzeń warstwy fizycznej z urządzeniami wyższych warstw.

Moduł nadajnika-odbiornika XAUI zapewnia wejściowy zegar referencyjny 156,25 MHz oraz interfejs równoległy z czterokanałowym odbiornikiem odzyskiwania zegara i danych (CDR) i czterokanałowymi macierzami nadajników-odbiorników, interfejsem różnicowym ze sprzężeniem AC i różnicowymi sterownikami PCML (Pseudo Current Mode Logic). Moduł nadajnika-odbiornika zawiera też układ serializacji/deserializacji (SERDES) 1:16 z przekładnią 16:20, kodowaniem 8B/10B i wyrównywaniem linii. Nadajniki-odbiorniki zapewniają preemfazę nawet 500% i korekcję maks. 17 dB umożliwiającą kompensację strat w zakresie wysokiej częstotliwości.

Firma Intel FPGA oferuje różne, sprawdzone w praktyce, rdzenie MAC 10GbE z wbudowaną obsługą interfejsów XGMII i XAUI, interfejsów XSBI (warstwy PCS 64B/66B) i linii OC-192. Zapewniona jest też wbudowana obsługa sterowania przepływem, zarządzania MII, filtrowania na podstawie adresów oraz liczników statystycznych dla funkcji RMON i MIB. Rdzeń warstwy MAC 10GbE i warstwy podrzędnej uzgadniania jest zgodny ze specyfikacją IEEE 802.3 i obsługuje wiele niestandardowych ulepszeń sieci przełączników, umożliwiających łączenie urządzeń Intel® FPGA z szeregowymi nadajnikami-odbiornikami 3,125 Gb/s bezpośrednio z urządzeniami przełączającymi 10GbE.

Firma Intel FPGA jest pierwszym dostawcą układów FPGA oferującym zestaw dla deweloperów kart adapterów sieciowych hostów PCI Express 10GbE i kart wielogigabitowych. Adapter magistrali hosta, zwany zestawem dla deweloperów układów FPGA Stratix® IV GX, jest produkowany z wykorzystaniem układu FPGA Stratix® IV GX EP4SGX230, opracowanego przez firmę Intel FPGA, zawierającego maksymalnie 36 wielogigabitowych nadajników-odbiorników przyspieszających konwergencję aplikacji sieciowych i pamięci masowej przy użyciu technologii 10GbE.

Ethernet jest dominującym protokołem sieci przewodowych i najbardziej popularną technologią sieci lokalne (LAN), a jej rozszerzeniami są sieci miejskie i sieci dalekiego zasięgu (WAN). Ten protokół ewoluował od technologii przesyłania sygnału 1 MHz przez wspólny przewód koncentryczny do obecnie dostępnych wielu wariantów działających z szybkością nawet 10 Gb/s. Opracowane przez firmę Intel FPGA rozwiązania 10GbE zapewniają najwyższą wydajność umożliwiającą opracowanie najlepszych urządzeń sieciowych.