Interfejs SGMII (Serial Gigabit Media Independent Interface)

Wejścia/wyjścia LVDS w układach FPGA Intel® Stratix® 10, Intel® Arria® 10, Stratix® V, Stratix® IV, Stratix® III, Arria® V, Arria® II GX (klasa dużej szybkości) oraz Intel® Cyclone® 10 GX i LP ułatwiają implementowanie interfejsu SGMII (Serial Gigabit Media Independent Interface) dla połączeń Ethernet 10/100/100 Mb lub Gigabit Ethernet. Układ serializacji/deserializacji (SERDES), wbudowany w te urządzenia, obsługuje interfejsy LVDS o dużej szybkości (maks. 1,4 Gb/s). Układ SERDES jest skonfigurowany do obsługi synchronicznej i asynchronicznej komunikacji szeregowej dla interfejsu SGMII z szybkością 1,25 Gb/s. To rozwiązanie SGMII jest zgodne ze specyfikacją SGMII i umożliwia zmniejszenie kosztów i zużycia energii w systemach z dowolną liczbą portów Gigabit Ethernet w poszczególnych urządzeniach.

Zintegrowane gigabitowe szeregowe nadajniki-odbiorniki w układach Intel® Stratix® 10, Intel® Arria 10, Stratix® V, Stratix® IV, Stratix® II GX, Arria®, Intel® Cyclone® 10 GX, Cyclone® V GX, Cyclone® V GT i Cyclone® IV GX również obsługują interfejs SGMII.

Aplikacje interfejsu SGMII

W typowej aplikacji interfejsu SGMII łączącego mikroukłady (chip-to-chip) używanych jest od 12 do 48 łączy SGMII z pełnym dupleksem dla połączeń Ethernet 10/100/1000 Mb/s lub Gigabit Ethernet. W przypadku aplikacji z łączami SGMII wejścia/wyjścia LVDS są preferowanym rozwiązaniem, ponieważ zapewniają sygnalizację różnicową z niskim poborem mocy w porównaniu z implementacjami interfejsu SGMII z nadajnikami-odbiornikami.

Na rysunku nr 1 przedstawiono przykłady projektu karty linii Gigabit Ethernet, składającej się z rdzenia Intel® FPGA IP Triple-Speed Ethernet połączonego przy użyciu interfejsu SGMII z płytą tylną lub za pośrednictwem urządzenia PHY z siecią Ethernet 10/100/1000 Mb/s lub płytą tylną. Te dwa przykłady potwierdzają, że zarówno wejścia/wyjścia LVDS, jak i szeregowe nadajniki-odbiorniki w różnych urządzeniach Intel® FPGA można wykorzystać do realizacji interfejsu SGMII.

Rysunek 1. Opcje łączności SGMII z układem Intel® FPGA i urządzeniem PHY

Uwaga:

  1. Przykłady urządzeń PHY: Marvell 88E1112S i 88E1240, Broadcom BCM5461S i 8012S.

Te układy Intel® FPGA, wyposażone w wejścia/wyjścia LVDS obsługujące interfejs SGMII, mogą też zapewniać łączność z portem kompaktowego podłączanego (SFP) modułu Gigabit Ethernet z połączeniami światłowodowymi lub miedzianymi, procesorem hosta i sterownikiem płyty tylnej na karcie liniowej przy użyciu interfejsu SGMII z wejściami/wyjściami LVDS. Na rysunku nr 2 przedstawiono dwa przykłady karty linii Gigabit Ethernet z układem Intel® FPGA połączonym przy użyciu interfejsu SGMII z podłączanym modułem SFP Ethernet 10/100/1000 Mb/s lub Gigabit Ethernet odpowiednio z wejściami/wyjściami LVDS i nadajnikami-odbiornikami szeregowymi.

Rysunek 2. Opcje łączności SGMII z układem Intel® FPGA i modułem SFP

Funkcje SGMII w układach Intel® FPGA

Układy Intel® FPGA z wejściami/wyjściami LVDS obsługującymi interfejs SGMII zapewniają trzy tryby ścieżek danych odbiorników:

  • Tryb dynamicznego wyrównywania fazy (DPA)
  • Tryb bez dynamicznego wyrównywania fazy (Non-DPA)
  • Tryb programowego odzyskiwania zegara i danych (Soft-CDR)

W przypadku interfejsu SGMII należy używać trybów Soft-CDR i DPA (synchronizacji źródłowej) na odbiorczej komunikacyjnej ścieżce danych.

  • Tryb Soft-CDR w systemach asynchronicznych. W tych systemach źródłowy sygnał zegara synchronizującego nie jest wysyłany kanałami danych z nadajnika. Nadajnik i odbiornik używają referencyjnych sygnałów zegarowych z dwóch różnych źródeł.
  • Tryb Soft-CDR w systemach synchronicznych. Nadajnik i odbiornik używają referencyjnych sygnałów zegarowych z tego samego źródła.
  • Tryb synchronizacji źródłowej. W tych systemach źródłowy synchronizacyjny sygnał zegarowy jest wysyłany w kanałach danych. Węzły odbiorników używają tego źródłowego synchronizacyjnego sygnału zegarowego do odzyskiwania otrzymanych danych.

W nadajnikach urządzeń Intel® FPGA z wejściami/wyjściami LVDS obsługującymi interfejs SGMII uwzględniono możliwość programowania napięcia wyjściowego, zakresu wyjściowego trybu wspólnego i ustawień preemfazy w celu dostosowania charakterystyk kanałów systemu. Po stronie odbiornika te urządzenia mogą działać z szerokim zakresem amplitudy napięcia wejściowego i wejściowych trybów wspólnych, zależnie od wymagań kanałów różnych systemów.

Funkcja MegaCore Triple-Speed Ethernet

Firma Intel opracowała kompletne nowatorskie rozwiązanie logiczne dla aplikacji Ethernet, w którym urządzenia Stratix® V, Stratix® IV, Stratix® III, Stratix® II GX i Arria® wykorzystują rdzeń Intel® FPGA IP Triple-Speed Ethernet do dołączania nośników fizycznych (PMA), fizycznej warstwy podrzędnej kodowania (PCS) i sterowania dostępem do nośników transmisyjnych (MAC). Rdzeń Intel® FPGA IP Triple-Speed Ethernet może używać makro sprzętowego LVDS urządzeń Stratix® V, Stratix® IV, Stratix® III, Arria® V i Arria® II GX w konfiguracji Soft-CDR. Aby uzyskać więcej informacji dotyczących rdzenia Intel® FPGA IP Triple-Speed Ethernet, skontaktuj się z przedstawicielem działu sprzedaży firmy Intel FPGA.