Rozwiązanie Intel® FPGA V-by-One

Omówienie rozwiązania V-by-One

Firmy Intel i Bitec — członek sieci rozwiązań do projektowania (DSN) — zapewniają bloki składowe i kompletne projekty referencyjne, umożliwiające implementację rozwiązania V-by-One HS, opartego na układach FPGA, dla wyświetlaczy wymagających łączności nowej generacji z rozdzielczością HD, Full HD (F-HD) lub 4K2K. Obejmuje to płaskie panele wyświetlaczy do telewizji cyfrowej (DTV) i monitory komputerowe. To rozwiązanie łączy rdzeń FPGA IP V-by-One HS ze sprzętem dla deweloperów układów FPGA, zapewniając następujące funkcje inżynieryjne:

  • Prosta i szybka implementacja rozwiązania V-by-One HS
  • Niższe ryzyko projektowe
  • Szybsze opracowywanie produktów

W układy Intel® FPGA z wybranych rodzin wbudowano wejścia/wyjścia nadajników/odbiorników, obsługujące warstwy fizyczne protokołu V-by-One HS. Rdzeń IP zawiera wszystkie funkcje logiczne, a w połączeniu z niestandardowym projektem użytkownika umożliwia wdrożenie kompletnego projektu w pojedynczym tanim układzie FPGA. Inne algorytmy przetwarzania wideo, związane z wartością dodaną, można w łatwy sposób dodawać do pozostałych zasobów FPGA. Tabela nr 1 zawiera omówienie kompletnego rozwiązania V-by-One HS dla urządzeń Intel® FPGA.

Tabela 1. Kompletne rozwiązanie V-by-One

Rozwiązanie

Opis

Urządzenie

Interfejs fizyczny

Zintegrowane wejścia/wyjścia nadajników/odbiorników układów FPGA zapewniają obsługę protokołu PHY dla maksymalnie 32 linii przy szybkości maks. 3,75 Gb/s.

Partnerski rdzeń IP V-by-One

Rdzeń IP Bitec V-by-One HS (zgodny ze specyfikacjami w wersji 1.1)

Sprzęt deweloperski

Rdzeń IP V-by-One

Rdzeń IP Bitec V-by-One HS wykorzystuje układy Intel® FPGA ze zintegrowanymi wejściami/wyjściami nadajników-odbiorników, umożliwiające szybsze wprowadzanie produktów na rynek w porównaniu z rozwiązaniami opartymi na komponentach ASIC lub ASSP. Ten rdzeń jest skalowalny i łatwy w użyciu:

  • Obsługa przepustowości i funkcjonalności niezbędnej w przypadku od 1 do 32 linii (maks. 3,75 Gb/s)
  • Wybierana przez użytkownika głębia kolorów od 18 do 36 bitów
  • Automatyczne przechwytywanie szybkości odświeżania i konwertowanie na szybkość zegara pikseli (np. 60 Hz --> 74,25 MHz)
  • Zgodność i łączność bezpośrednia z zestawem rdzeni IP do przetwarzania wideo i obrazów (VIP) (kod zamówienia: IPS-VIDEO)

Tło technologiczne

Wymagania dotyczące przepustowości wyświetlaczy nowej generacji szybko przewyższają możliwości dostępnych obecnie rozwiązań dla połączeń wewnętrznych płyt (board-to-board), takich jak LVDS. Rozwiązanie V-by-One HS opracowano w celu przesyłania dużych ilości danych związanych z wideo i sterowaniem. Zależnie od szerokości bitowej, wymaganej do obsługi kolorów i sterowania, rozwiązanie V-by-One HS zapewnia maksymalnie 32 linie o szybkości maks. 3,75 Gb/s. Producenci OEM paneli cenią też następujące zalety tego rozwiązania:

  • Niższy koszt przewodów/złączy
  • Mniejsze zużycie energii
  • Mniejsze zakłócenia elektromagnetyczne (EMI)
  • Wysoka jakość transmisji nawet przy zakłóceniach

Ten protokół jest używany przez producentów wyświetlaczy warstwy pierwszej w produktach wysokiej klasy zamiast rozwiązań opartych na interfejsie LVDS. Na rysunku nr 1 przedstawiono przykładowy projekt z tanimi układami FPGA Cyclone® IV GX.

Rysunek 1. Rdzeń V-by-One HS IP implementowany w tanich układach FPGA

Standard protokołu

Protokół V-by-One HS jest otwartym standardem opracowanym przez firmę THine Electronics, Inc., obsługującym większą liczbę klatek na sekundę i wyższe rozdzielczości wymagane przez płaskie panele wyświetlaczy nowej generacji. Ten protokół wykorzystuje opatentowany schemat kodowania i technologię serializacji/deserializacji (SERDES), opartą na mechanizmie odzyskiwania zegara i danych (CDR).

Transmisja protokołu zawiera dane wideo (maks. 40 bitów), dane sterowania (maks. 24 bity) oraz sygnały HSYNC, VSYNC i DE (Data Enable). Liczba linii danych (1 – 32) jest zależna od częstotliwości odświeżania (60 Hz --> 240 Hz) i głębi kolorów (18/24/30/36 bitów). Każda linia danych to różnicowa linia transmisyjna ze sprzężeniem AC, zgodna ze standardem CML I/O. Łącze korekcyjne monitoruje sygnały między nadajnikiem a odbiornikiem, aby zapewnić blokowanie i dostosowanie wejść/wyjść nadajników/odbiorników przed rozpoczęciem transmisji danych.