Arria® V FPGA i SoC FPGA

Rodzina FPGA Arria® V oferuje najwyższą przepustowość i zapewnia najniższą łączną moc dla aplikacji średniego zakresu, takich jak zdalne jednostki radiowe, karty liniowe 10G/40G i wyposażenie studia nadawczego. Dostępnych jest pięć wariantów, w tym warianty SoC z dwurdzeniowym układem ARM* Cortex*-A9 z twardym procesorem (HPS), aby jak najlepiej spełnić wymagania w zakresie wydajności, mocy i integracji.

Zobacz też: Oprogramowanie do projektowania układów FPGA Arria® V, Sklep z projektami, Pliki do pobrania, Społeczność, oraz Wsparcie.

Arria® V FPGA i SoC FPGA

Warianty w rodzinie

Cecha FPGA Arria® V GZ FPGA Arria® V GT FPGA Arria® V GX Arria® V ST SoC Arria® V SX SoC
ALM (K) 170 190 190 174 174
DSP o zmiennej precyzji 1,139 1,156 1,156 1,068 1,068
Bloki M20K 1,700 - - - -
Bloki M10K - 2,414 2,414 2,282 2,282
DDR3 Prędkość interfejsu pamięci 800 MHz 667 MHz 667 MHz 667 MHz 667 MHz
Sprzętowe kontrolery pamięci - 4 4 4 4
Nadajniki (Gb/s) 12,5 Gb/s 10,3125 6,5536 10,3125 6,5536
PCI Express® (PCIe*) Gen3/2/1 utwardzony blok IP 1 - - - -
Utwardzone bloki IP PCIe* Gen2/1 - 2 2 2 2
Bezpieczeństwo projektowe x x x x x
Zapobieganie pojedynczym przypadkowym zakłóceniom (SEU) x x x x x

Arria® V Architektura

Elastyczne Nadajniki

Niezależnie od tego, czy potrzebujesz kilku kanałów nadajników, czy nawet 36, FPGA Arria® V oferuje rozwiązania nadajników spełniające wymagania w zakresie wydajności i mocy, dostarczając dokładnie to, czego potrzebujesz by odnosić sukcesy. Elastyczne taktowanie, doskonała integralność sygnału (SI), nadajniki o najniższej mocy i największa ilość nadajników to tylko kilka sposobów, w jakie układy FPGA Arria® V zostały zaprojektowane do zastosowań wymagających dużej mocy i przepustowości.

Na każdy nadajnik Arria® V FPGA składa się Physical Media Attachment, Physical Coding Sublayer oraz utwardzone bloki IP z dodaną fleksją taktowania i większą liczbą niezależnych kanałów. Każdy kanał ma pełną warstwę PMA i PCS wraz z dedykowaną, niezależną, analogową pętlą odbiorczą PLL CDR. Aby ułatwić projektantom osiągnięcie odpowiednich prędkości nadajników, do 12,5 Gb/s, napęd do 40-calowej płyty montażowej i wdrożenie PCIe* Gen3, Arria® V GZ zawiera szereg dodatkowych funkcji.

*Uwaga: Arria® V GX, i GT nie posiadają Adaptive LinearEQ, EyeQ, PCIe* Gen3 i wybranych utwardzonych IP, które posiada Arria® V GZ.

Zoptymalizowany pod kątem niskiego poboru mocy i niskiego kosztu systemu

  • Pojedynczy kanał 10,3125 Gbps zużywać będzie < 165 mW mocy.
  • Pojedynczy kanał 12,5 Gb/s zużywać będzie < 200 mW mocy.
Cechy Układ Arria® V GZ Arria® V GT Arria® V GX
Maksymalna liczba nadajników 36 36 36
Nadajniki 12,5 Gb/s obsługujące płytę montażową x - -
Nadajniki 10,3125 Gb/s do zastosowań SFF-8431 x x -
Nadajniki obsługujące płytę montażową 6.375 x x x
Korekcja liniowa w czasie ciągłym - 4-stopniowa korekcja liniowa odbiornika x - -
Korekcja z decyzyjnym sprzężeniem zwrotnym - 5-tapowy korektor cyfrowy odbiornika x - -
Adaptacyjna korekcja dźwięku - Automatyczne dostosowanie korekcji dźwięku x - -
Korektor liniowy - x x
Wstępna emfazy korekcji transmisji (4-Tap) x - -
Wstępna emfazy korekcji transmisji (3-Tap) - x x
Oscylator pierścieniowy nadajnika PLL x x x
LC oscylator PLL x - -
Oprzyrządowanie na matrycy (monitor danych EyeQ) x - -

Blok DSP o zmiennej precyzji

Aby sprostać wymaganiom wyższej precyzji przetwarzania sygnałów, opracowaliśmy pierwszy w branży blok cyfrowego przetwarzania sygnałów (DSP) o zmiennej precyzji. Ten zintegrowany blok, będący częścią 28-nm portfolio DSP Stratix® V, Arria® V i Cyclone® V FPGA, umożliwia skonfigurowanie każdego bloku w czasie kompilacji na tryb 18-bitowy lub tryb wysokiej precyzji.

Dzięki blokowi DSP o zmiennej precyzji, układy FPGA Arria® V i Cyclone® V obsługują, na zasadzie blok po bloku, różne precyzje od 9-bit x 9-bit do pojedynczej precyzji zmiennoprzecinkowej (mnożenie mantysy) w ramach jednego bloku DSP. Uwalnia to od ograniczeń architektury FPGA, pozwalając na wykorzystanie optymalnej precyzji na każdym etapie ścieżki danych DSP. Umożliwia również skorzystanie ze zwiększonej wydajności systemu, zmniejszonego poboru mocy i mniejszych ograniczeń architektonicznych.

Blok DSP o zmiennej precyzji w układach FPGA Arria® V i Cyclone® V został zoptymalizowany w celu zapewnienia następujących ulepszeń:

  • 108 wejść, 74 wyjścia.
  • Tryb mnożenia 18x19, pozwalający pre-sumatorowi na użycie dwóch 18-bitowych wejść.
  • Opcjonalny drugi akumulator (rejestr sprzężenia zwrotnego) do kompleksowego filtrowania szeregowego.
  • Podwójne niezależne mnożniki 18x19.
  • Brak ograniczeń w używaniu twardego pre-sumatora i zewnętrznych współczynników w trybie 18-bitowym.

Zakres precyzji mnożnika Arria® V i Cyclone® V FPGA w trybach jedno- i wieloblokowych

Mnożniki Arria® V i Cyclone® V FPGA w trybie pojedynczego bloku

Liczba Mnożników

Precyzja Mnożników

Trzy niezależne mnożniki

9 × 9

Dwa mnożniki w trybie sumy

18x19

Dwa niezależne mnożniki

18x19

Jeden niezależny mnożnik asymetryczny

18x36 (wymaga dodatkowej logiki poza blokiem DSP)

Jeden niezależny mnożnik wysokiej precyzji

27 × 27

Mnożniki Arria® V i Cyclone® V FPGA w trybie wieloblokowym

Rodzaje Mnożników

Liczba wymaganych bloków

Jeden niezależny mnożnik 36x36

2 (wymaga dodatkowej logiki poza blokiem DSP)

Jeden niezależny mnożnik 54x54

4 (wymaga dodatkowej logiki poza blokiem DSP)

Jeden mnożnik złożony 18x18

2

Jeden mnożnik złożony 18x25

4 (wymaga dodatkowej logiki poza blokiem DSP)

Jeden mnożnik złożony 18x36

4 (wymaga dodatkowej logiki poza blokiem DSP)

Jeden mnożnik złożony 27x27

4

Magistrala kaskady

Wszystkie tryby posiadają 64-bitowy akumulator, a każdy blok DSP o zmiennej precyzji wyposażony jest w 64-bitową magistralę kaskadową, która umożliwia wdrażanie jeszcze bardziej precyzyjnego przetwarzania sygnału poprzez kaskadowe połączenie wielu bloków za pomocą dedykowanej magistrali.

Architektura DSP o zmiennej precyzji utrzymuje zgodność wsteczną. Może efektywnie obsługiwać istniejące 18-bitowe aplikacje DSP, takie jak przetwarzanie wideo wysokiej rozdzielczości, konwersja cyfrowa w górę lub w dół oraz filtrowanie wielorakich częstotliwości.

System SoC FPGA Hard Processor System

Funkcje HPS

  • Każdy rdzeń procesora zawiera:
  • 32 kB pamięci podręcznej instrukcji L1, 32 kB pamięci podręcznej danych L1
  • Jednostka zmiennoprzecinkowa pojedynczej i podwójnej precyzji oraz silnik mediów NEONTM.
  • Technologia debugowania i śledzenia CoreSightTM
  • 512 KB współdzielonej pamięci podręcznej L2 z obsługą kodów korekcji błędów (ECC)
  • 64 KB pamięci RAM z obsługą ECC
  • Wieloportowy kontroler SDRAM z obsługą DDR2, DDR3 i LPDDR2 oraz opcjonalną obsługą ECC
  • 8-kanałowy bezpośredni dostęp do pamięci (DMA)
  • Kontroler pamięci flash QSPI
  • Kontroler NAND flash z DMA
  • Kontroler SD/SDIO/MMC z DMA
  • 2x 10/100/1000 Ethernet kontrola dostępu do mediów (MAC) z DMA
  • 2x kontroler USB On-The-Go (OTG) z DMA
  • 4x kontroler I2C
  • 2x UART
  • 2x urządzenia peryferyjne nadrzędne z interfejsem szeregowym (SPI), 2x urządzenia peryferyjne podrzędne SPI.
  • Do 134 we/wy ogólnego przeznaczenia (GPIO)
  • 7x timery ogólnego przeznaczenia
  • 4x zegary nadzoru

Wysokoprzepustowa sieć szkieletowa połączeń HPS-FPGA

Chociaż HPS i FPGA mogą działać niezależnie, są one ściśle połączone za pomocą szerokopasmowego połączenia systemowego zbudowanego z wysokowydajnych mostków magistrali ARM* AMBA AXI. Urządzenia nadrzędne magistrali IP w architekturze FPGA mają dostęp do urządzeń podrzędnych magistrali HPS poprzez połączenie FPGA z HPS. Podobnie, urządzenia nadrzędnie magistrali HPS mają dostęp do urządzeń podrzędnych magistrali w strukturze FPGA poprzez mostek HPS-to-FPGA. Oba mostki są zgodne z AMBA AXI-3 i obsługują jednoczesne transakcje odczytu i zapisu. Dodatkowy 32-bitowy lekki mostek HPS-to-FPGA zapewnia interfejs o niskiej latencji pomiędzy HPS, a peryferiami w strukturze FPGA. Maksymalnie sześć urządzeń nadrzędnych FPGA może współdzielić kontroler HPS SDRAM z procesorem. Dodatkowo, procesor może być użyty do konfiguracji tkanki FPGA pod kontrolą programu poprzez dedykowany 32-bitowy port konfiguracyjny.

  • HPS-na-FPGA: konfigurowalny 32-, 64- lub 128-bitowy interfejs AMBA AXI zoptymalizowany pod kątem dużej przepustowości
  • FPGA-na-HPS: konfigurowalny 32-, 64- lub 128-bitowy interfejs AMBA AXI zoptymalizowany pod kątem dużej przepustowości
  • Lekki interfejs HPS-na-FPGA: 32-bitowy interfejs AMBA AXI zoptymalizowany pod kątem niskich opóźnień.
  • Kontroler FPGA-na-HPS SDRAM: konfigurowalne interfejsy wieloportowe z 6 portami poleceń, 4x 64-bitowymi portami odczytu danych i 4x 64-bitowymi portami zapisu danych
  • ~32-bitowy menedżer konfiguracji FPGA

Rodzina 28 nm Arria® V FPGA oferuje układy FPGA o najniższym poborze mocy i najwyższej przepustowości dla aplikacji średniego zasięgu, takich jak zdalne jednostki radiowe, karty liniowe 10G/40G i miksery studyjne. Kompleksowa oferta pięciu wariantów urządzeń pozwala projektantom optymalnie dobrać rozwiązanie, które spełni ich wymagania dotyczące ceny, wydajności i zasilania. W poniższych tabelach przedstawiono przegląd rodziny Arria® V FPGA i SoC oraz wybór pakietów.

Obsługa temperatury

Urządzenie Obudowa Klasa prędkości
Układ Arria® V GZ F780, F1152, F1517 C3, C4, I3L, I4
Arria® V SX/GX/ST/GT F672, F896, F1152, F1517 C4, C5, C6, I3, I5