FPGA Cyclone® V i FPGA SoC

Układy FPGA Cyclone® V mają niższy całkowity pobór energii moc w porównaniu z poprzednią generacją, wydajne możliwości integracji logiki, warianty zintegrowanych nadajników/odbiorników oraz warianty FPGA SoC z systemem HPS opartym na ARM*. Rodzina produktów jest zalecana do aplikacji i projektów Intel Edge-Centric.

Wybierz jeden z następujących wariantów: układy FPGA Cyclone® V E wyłącznie z logiką, układy FPGA Cyclone® V GX z nadajnikami/odbiornikami 3,125 Gb/s, układy FPGA Cyclone® V GT z nadajnikami/odbiornikami 6,144 Gb/s, układy FPGA SoC Cyclone® V SE z systemem HPS opartym na ARM* i logiką, układy FGPA SoC Cyclone® V SX z systemem HPS opartym na ARM* i nadajnikami/odbiornikami 3,125 Gb/s oraz układy FPGA SoC Cyclone® V ST z systemem HPS opartym na ARM* i nadajnikami/odbiornikami 6,144 Gb/s.

Zobacz też: Oprogramowanie do projektowania układów FPGA, Sklep z projektami, Pliki do pobrania, Społeczność oraz Wsparcie

FPGA Cyclone® V i FPGA SoC

Architektura rodziny

Cyclone® V Architektura

Układy FPGA Cyclone® V kontynuują tradycję rodziny urządzeń Intel® Cyclone® w bezprecedensowym połączeniu niskiego poboru mocy, wysokiej funkcjonalności i niskich kosztów. Układ Cyclone® V FPGA zawiera teraz opcjonalny zintegrowany system procesora twardego (HPS) - składający się z procesorów, urządzeń peryferyjnych i kontrolera pamięci - połączony z układem FPGA za pomocą szkieletu połączeń o wysokiej przepustowości. Połączenie HPS z niskoenergetyczną strukturą FPGA 28 nm firmy Intel zapewnia wydajność i ekosystem procesora ARM* klasy aplikacyjnej z elastycznością, niskim kosztem i niskim zużyciem energii układów FPGA Cyclone® V.

Architektura rdzenia Cyclone® V FPGA obejmuje następujące elementy:

Do 300 tys. równoważnych elementów logicznych (LE) rozmieszczonych w pionowych kolumnach adaptacyjnych modułów logicznych (ALM).
Do 12 Mb wbudowanej pamięci rozmieszczonej w blokach o wielkości 10 Kb (M10K).
Do 1,7 Mb bloków tablicy logicznej pamięci rozproszonej (MLAB).
Do 342 bloków cyfrowego przetwarzania sygnału (DSP) o zmiennej precyzji, które mogą zaimplementować do 684 wbudowanych mnożników 18x18.
Osiem pętli PLL (phase-locked loops) z syntezą zegara frakcyjnego.

Wszystkie te zasoby logiczne połączone są bardzo elastyczną siecią taktowania, z ponad 30 globalnymi drzewami zegarowymi i zoptymalizowaną pod kątem zasilania wersją wysokowydajnej architektury routingu MultiTrack firmy Intel.

Elastyczna obsługa interfejsu

Układy FPGA Cyclone® V zapewniają elastyczną obsługę interfejsów dzięki nawet 12 nadajnikom 5 Gb/s po lewej stronie matrycy. Rdzeń logiki i routingu jest otoczony przez elementy we/wy i PLL. Urządzenia Cyclone® V mają od dwóch do ośmiu PLL. Elementy we/wy obsługują LVDS 840 MHz i 800 Mbps przepustowości pamięci zewnętrznej. Te elementy we/wy zapewniają obsługę wszystkich głównych standardów różnicowych i single-ended we/wy, w tym 3,3 V LVTTL przy natężeniu wysterowania do 16 mA.

Solidne, twarde IP

Układy Cyclone® V FPGA zawierają twarde bloki własności intelektualnej (IP), takie jak HPS oparty na ARM*, do dwóch twardych bloków IP PCI Express* (PCIe*) oraz do dwóch utwardzonych kontrolerów pamięci wieloportowej. Utwardzony blok PCIe obsługuje szerokości do czterech linii dla Gen1 i cztery linie dla aplikacji Gen2, a teraz obejmuje również obsługę wielofunkcyjną. Obsługa wielofunkcyjności umożliwia nawet ośmiu urządzeniom peryferyjnym współdzielenie pojedynczego łącza PCIe z indywidualną mapą pamięci oraz rejestrami kontrolnymi i statusowymi (CSR), aby uprościć tworzenie sterowników oprogramowania. Wzmocniony wieloportowy kontroler pamięci może arbitrażować pomiędzy maksymalnie sześcioma różnymi urządzeniami nadrzędnymi i oferuje zmianę kolejności komend i danych, w celu zmaksymalizowania wydajności połączenia DRAM.

Bezpieczeństwo projektowe

Aby chronić cenne inwestycje w IP, układy FPGA Cyclone® V zapewniają również najbardziej wszechstronną ochronę projektu dostępną w układach FPGA, w tym 256-bitowe szyfrowanie strumienia bitów Advanced Encryption Standard (AES), ochronę portu JTAG, wewnętrzny oscylator, zerowanie (active clear) oraz funkcje cyklicznej kontroli nadmiarowej (CRC).

Najważniejsze cechy

Dwurdzeniowy procesor ARM* Cortex*-A9 MPCore*.

Bloki DSP o zmiennej precyzji

Bloki pamięć M10K

Sieci zegarowe i układy PLL

Konfiguracja, bezpieczeństwo projektu i zdalne aktualizacje systemu

Zapobieganie pojedynczym przypadkowym zakłóceniom (SEU)

Łączność

Interfejsy pamięci zewnętrznej

Funkcje we/wy

Wieloportowy kontroler pamięci

Blok twardej własności intelektualnej (IP) kontrolera pamięci wieloportowej zapewnia nowy poziom produktywności i przewagę w skróceniu czasu wprowadzenia produktu na rynek. Zaawansowane funkcje obsługi zmiany kolejności komend i danych znacząco zwiększają wydajność interfejsu DRAM. Wieloportowy kontroler pamięci ułatwia zamykanie taktowania i zmniejsza liczbę wejść/wyjść, pozwalając nawet sześciu funkcjom współdzielić jedno urządzenie pamięciowe, co oszczędza miejsce na płycie i zwiększa wydajność magistrali. W rezultacie oszczędzasz czas, koszty systemowe i moc.

Wieloportowy kontroler pamięci IP obsługuje następujące funkcje:

Konfigurowalne przez użytkownika parametry taktowania, ustawiane podczas kompilacji lub w trakcie pracy FPGA.
Obsługa do 4 Gb pamięci na jeden układ scalony.
Dwa selektory układów scalonych.
Konfigurowalna szerokość pamięci 8, 16, 24, 32 i 40 bitów.
Obsługa twardego kodu korekcji błędów (ECC) dla danych o szerokości 16 i 32 bitów.
Elastyczna konfiguracja portów interfejsu sieci z maksymalnie sześcioma portami poleceń i maksymalnie 256 bitami danych.
Połączenie dwóch kontrolerów w celu obsługi aplikacji o wyższej przepustowości, poprzez utworzenie wirtualnej pamięci x64.
Oszczędność energii DRAM, w tym automatyczne odświeżanie i głębokie wyłączanie.

Wieloportowy kontroler pamięci składa się z dwóch głównych bloków, jak pokazano na schemacie architektury wieloportowego kontrolera pamięci:

Wieloportowy front-end obsługuje arbitraż odczytów i zapisów pamięci między maksymalnie sześcioma urządzeniami nadrzędnymi.
Interfejsy PHY pomiędzy kontrolerem pamięci, a urządzeniami pamięciowymi. Wykonuje rzeczywiste operacje odczytu i zapisu do i z pamięci zewnętrznej.

Wieloportowy front-end zapewnia następujące funkcje arbitrażu i zmiany kolejności:

Zmiana kolejności poleceń i danych w celu zwiększenia wydajności magistrali.
Wykonywanie poleceń DRAM poza kolejnością.
Wykrywanie kolizji i zwracanie wyników w kolejności.
Dynamicznie konfigurowalna obsługa priorytetów z bezwzględnym i względnym planowaniem priorytetów.

Interfejs PHY w kontrolerze pamięci wieloportowej oferuje następujące funkcje kalibracyjne dla sekwencjonowania danych i kontroli czasu:

Wzmocniony bufor FIFO do odczytu w ścieżce rejestru wejściowego.
Dedykowane rejestry DD w elementach we/wy.
Dynamiczne opóźnienia korekcji przekosu z rozdzielczością 25 ps w celu optymalizacji okna próbkowania.
Obwody regulacji zniekształceń skośnych umożliwiające pełną kalibrację ścieżki, od układu logicznego FPGA do urządzenia pamięciowego, zarówno na ścieżce odczytu, jak i zapisu.
Kalibracja terminacji w układzie, w celu ograniczenia zmienności impedancji terminacji.
Dynamiczne terminowanie w układzie umożliwia przełączanie między terminacją szeregową i równoległą w celu uzyskania optymalnej integralności sygnału.
Łańcuch opóźniający DLL dla kompensowanych temperaturowo przesunięć fazowych DQS.

Wieloportowy kontroler pamięci Hard IP w układzie FPGA Cyclone® V obsługuje DDR3 SDRAM, DDR2 SDRAM i LPDDR2 (tylko single-rank). Układ FPGA Cyclone® V obsługuje również miękkie kontrolery pamięci dla wymienionych interfejsów pamięci.

Moc

Zużycie energii Cyclone® V w porównaniu z FPGA poprzedniej generacji

Optymalizacje krzemu i architektury

Firma Intel podjęła znaczące kroki w celu zmniejszenia mocy w układach FPGA Cyclone® V, w tym wykorzystanie 28-nm procesu technologicznego LP, obniżenie napięcia rdzenia, staranny dobór tranzystorów o niskim i wysokim VT w celu zmniejszenia mocy statycznej, obniżenie pojemności bramek, zoptymalizowana pod kątem mocy architektura nadajników, oraz zwiększona ilość utwardzonej własności intelektualnej (IP). Przykładowo, nowy blok twardego adresu IP kontrolera pamięci wieloportowej i blok twardego adresu IP PCI Express* zużywają odpowiednio mniej niż 10% i 20% ich implementacji logiki programowej. Bloki te, wraz z blokami nadajników, mogą być wyłączone, jeśli nie są używane, co zapewnia mechanizm dalszego obniżenia całkowitego zużycia energii przez projekt.

Zalety niskiego poboru mocy

Połączenie zwiększonej integracji z układem FPGA Cyclone® IV GX o niskim poborze mocy zapewnia znaczne korzyści na poziomie systemu dla różnych zastosowań:

Pokaż więcej Pokaż mniej

Dokładna estymacja i analiza mocy

Firma Intel ułatwia szacowanie i analizę mocy od koncepcji projektu do jego wdrożenia, dzięki najdokładniejszym i najbardziej kompletnym narzędziom do projektowania zarządzania energią w branży. Firma Intel oferuje następujące zasoby do szacowania i analizy mocy:

Podczas projektowania można korzystać z wczesnego estymatora mocy (EPE) w fazie koncepcji projektu, oraz z analizatora mocy w fazie realizacji projektu. EPE jest narzędziem analitycznym opartym na arkuszu kalkulacyjnym, które umożliwia wczesne określanie mocy na podstawie wyboru urządzenia i pakietu, warunków pracy i wykorzystania urządzenia. Modele mocy w EPE są skorelowane z krzemem, zapewniając dokładne oszacowanie zużycia energii przez projekt.

Analizator mocy jest znacznie bardziej szczegółowym narzędziem do analizy mocy, które wykorzystuje rzeczywiste rozmieszczenie elementów w projekcie, konfigurację logiki oraz symulowane przebiegi, aby bardzo dokładnie oszacować moc dynamiczną. Analizator mocy zapewnia łącznie około 10-procentową dokładność, gdy jest używany z dokładnymi informacjami projektowymi. Modele mocy oprogramowania Intel® Quartus® Prime skorelowane są z pomiarami w krzemie w oparciu o ponad 5000 konfiguracji testowych na obwód.

W trakcie całego procesu projektowania, Centrum Zasobów Zarządzania Zasilaniem dostarcza użytecznych informacji dotyczących zasilania, zarządzania termicznego i zarządzania zasilaniem.

Optymalizacja oprogramowania Intel® Quartus® Prime

Szczegóły implementacji projektu mogą poprawić wydajność, zminimalizować obszar i zmniejszyć moc. Historycznie, kompromisy pomiędzy wydajnością i obszarem były zautomatyzowane na poziomie transferu rejestru (RTL) poprzez przepływ projektowania typu „miejsce i trasa”. Firma Intel jest liderem w zakresie wprowadzania optymalizacji zasilania do procesu projektowania. Narzędzia optymalizacyjne oprogramowania Intel® Quartus® Prime automatycznie wykorzystują możliwości architektury Cyclone® V w celu dalszego obniżenia poboru mocy, dzięki czemu całkowity pobór mocy jest niższy nawet o 10 procent, gdy są włączone.

Optymalizacja oprogramowania Intel® Quartus® Prime posiada wiele automatycznych optymalizacji zasilania, które są niewidoczne dla użytkownika, ale zapewniają optymalne wykorzystanie szczegółów architektury FPGA w celu zminimalizowania zużycia energii, w tym:

Przekształcanie głównych bloków funkcjonalnych
Mapowanie pamięci RAM użytkownika, aby zużywała mniej energii
Restrukturyzacja logiki w celu zmniejszenia dynamicznego poboru energii
Prawidłowy dobór wejść logicznych w celu zminimalizowania pojemności w sieciach o wysokim poziomie przełączania.
Zmniejszenie powierzchni i zapotrzebowania na okablowanie dla logiki rdzenia, w celu zminimalizowania dynamicznego poboru energii w routingu.
Modyfikacja rozmieszczenia w celu zmniejszenia poboru energii przez taktowanie

System twardego procesora Cyclone® V SoC

Wysokoprzepustowa sieć szkieletowa połączeń HPS-FPGA

Chociaż HPS i FPGA mogą działać niezależnie, są one ściśle połączone za pomocą szerokopasmowego połączenia systemowego zbudowanego z wysokowydajnych mostków magistrali ARM* AMBA AXI. Urządzenia nadrzędne magistrali IP w architekturze FPGA mają dostęp do urządzeń podrzędnych magistrali HPS poprzez połączenie FPGA z HPS. Podobnie, urządzenia nadrzędnie magistrali HPS mają dostęp do urządzeń podrzędnych magistrali w strukturze FPGA poprzez mostek HPS-to-FPGA. Oba mostki są zgodne z AMBA AXI-3 i obsługują jednoczesne transakcje odczytu i zapisu. Maksymalnie sześć urządzeń nadrzędnych FPGA może współdzielić kontroler HPS SDRAM z procesorem. Dodatkowo, procesor może być użyty do konfiguracji tkanki FPGA pod kontrolą programu poprzez dedykowany 32-bitowy port konfiguracyjny.

HPS-do-FPGA: Konfigurowalny 32-, 64- lub 128-bitowy interfejs AMBA AXI.
FPGA-do-HPS: Konfigurowalny 32, 64, lub 128 bitowy interfejs AMBA AXI.
Kontroler FPGA-do-HPS SDRAM: Do 6 urządzeń nadrzędnych (portów komend), 4x 64-bitowe porty danych do odczytu i 4x 64-bitowe porty danych do zapisu.
32-bitowy menedżer konfiguracji FPGA.

Funkcje HPS

925 MHz, dwurdzeniowy procesor ARM* Cortex-A9 MPCore. Każdy rdzeń procesora zawiera:

32 kB pamięci podręcznej instrukcji L1, 32 kB pamięci podręcznej danych L1
Jednostka zmiennoprzecinkowa pojedynczej i podwójnej precyzji oraz silnik mediów NEON*.
Technologia debugowania i śledzenia CoreSight*
512 KB współdzielonej pamięci podręcznej L2
64 KB pamięci RAM notanika
Wieloportowy kontroler SDRAM z obsługą DDR2, DDR3 i LPDDR2 oraz opcjonalną obsługą kodów korekcji błędów (ECC).

8-kanałowy bezpośredni dostęp do pamięci (DMA)
Kontroler pamięci flash QSPI
Kontroler NAND flash z DMA
Kontroler SD/SDIO/MMC z DMA
2x 10/100/1000 Ethernet kontrola dostępu do mediów (MAC) z DMA
2x kontroler USB On-The-Go (OTG) z DMA
4x kontroler I2C
2x UART
2x urządzenia peryferyjne nadrzędne z interfejsem szeregowym (SPI), 2x urządzenia peryferyjne podrzędne SPI.
Do 134 we/wy ogólnego przeznaczenia (GPIO)
7x timery ogólnego przeznaczenia
4x zegary nadzoru

Pokaż więcej Pokaż mniej Wyświetl wszystko

FPGA Cyclone® V GX: Opis Nadajnika

Nie wszystkie tanie nadajniki są stworzone jednakowo. Rodzina Cyclone® V FPGA charakteryzuje się elastycznością, która pomaga w pełni wykorzystać wszystkie dostępne zasoby nadawcze i utrzymać projekty w mniejszym i tańszym urządzeniu. Układy FPGA Cyclone® V zapewniają największą elastyczność w implementacji niezależnych protokołów, wdrażaniu protokołów zastrzeżonych z utwardzonym blokiem konstrukcyjnym, a wszystko to przy najniższej możliwej mocy.

Rodzina układów FPGA Cyclone® V firmy Intel rozszerza serię układów FPGA Cyclone®, oferując najniższe na rynku koszty i najniższą moc. Wiodąca pozycja firmy Intel w dziedzinie nadajników została ponownie potwierdzona przez rzeczywistą dostawę działającego nadajnik we/wy w ramach projektu FPGA. Obejrzyj poniższy film, aby zobaczyć układy FPGA Cyclone® V w akcji.

Seria Cyclone® V FPGA oferuje dwa warianty, które spełnią Twoje potrzeby projektowe: Cyclone® V GX FPGA z nadajnikami do 3,125 G oraz Cyclone® V GT FPGA z nadajnikami do 6,144 G.

Kluczowe funkcje nadajnika-odbiornika

Do dwunastu nadajników obsługujących szybkość transmisji danych od 600 Mb/s do 3,125 Gb/s lub 6,144 Gb/s.
Elastyczna i łatwa do skonfigurowania ścieżka danych nadajnika w celu wdrożenia standardowych i zastrzeżonych protokołów przemysłowych.
Programowalne ustawienia preemfazy i regulowane różnicowe napięcie wyjściowe (VOD) dla poprawy integralności sygnału (SI).
Korekcja odbiornika sterowana przez użytkownika w celu kompensacji strat zależnych od częstotliwości w medium fizycznym.
Dynamiczna rekonfiguracja nadajnika w celu obsługi wielu protokołów i szybkości transmisji danych na tym samym kanale bez potrzeby ponownego programowania układu FPGA.

Obsługa funkcji protokołów, takich jak taktowanie z widmem rozproszonym w konfiguracjach PCI Express* (PCIe*), Common Public Radio Interface (CPRI), DisplayPort, V-by-One oraz SATA.
Dedykowany obwód zgodny z fizycznym interfejsem dla PCIe* , XAUI i Gbps Ethernet (GbE).
Interfejs PIPE, który łączy się bezpośrednio z wbudowanym interfejsem PCIe* Gen1 (2,5 Gb/s) i Gen2 (5 Gb/s) w celu obsługi aplikacji punktów końcowych lub portów głównych zgodnych ze standardem PCI-SIG* x1, x2 lub x4.
Wbudowane porządkowanie bajtów, dzięki czemu rama czy pakiet zawsze zaczyna się w znanym pasie bajtów.
Koder i dekoder 8B/10B realizujący kodowanie z 8 bitów na 10 bitów i dekodowanie z 10 bitów na 8 bitów.
Regulatory zasilania nadajnika i odbiornika dla pompy ładunkowej pętli PLL (phase-locked loop) i oscylatora sterowanego napięciem (VCO) zapewniają doskonałą odporność na zakłócenia.
Odsprzęganie zasilania na chipie w celu spełnienia wymagań dotyczących prądu przejściowego przy wyższych częstotliwościach, co zmniejsza potrzebę stosowania pokładowych kondensatorów odsprzęgających.
Funkcje diagnostyczne, takie jak pętla zwrotna szeregowa, pętla zwrotna równoległa, odwrócona pętla zwrotna szeregowa oraz funkcje pętli zwrotnej nadrzędnej i podrzędnej w bloku PCI-SIG* zgodnym z PCIe* hard IP.

Schemat blokowy PCS przedstawia nadajniki Cyclone® V FPGA, zarówno fizyczne przyłączanie nośnika (PMA), jak i fizyczną podwarstwę kodującą (PCS). Bloki w warstwie PCS można ominąć, w zależności od potrzeb.

Pokaż więcej Pokaż mniej Wyświetl wszystko

Rysunek 1. Cyclone® V FPGA Nadajniki, PMA i PCS Schemat blokowy

Dodatkowe zasoby

Zobacz więcej materiałów związanych z urządzeniami Intel® FPGA, takich jak płyty deweloperskie, własność intelektualna, pomoc techniczna i nie tylko.