Zestaw dla deweloperów Stratix® V GX Transceiver Signal Integrity Development Kit

Zestaw dla deweloperów Stratix® V GX Transceiver Signal Integrity (SI) Development Kit zapewnia platformę do testowania zgodności elektrycznej i analizy interoperacyjności. Dostęp do wielu kanałów umożliwia analizę w warunkach rzeczywistych, tak, jak zaimplementowano w systemie z kanałami nadajnika-odbiornika poprzez złącza SMA i popularne złącza bazowe. Możliwe zastosowanie zestawu dla deweloperów:

• Ocena wydajności łącza nadajników-odbiorników od 600 Mb/s do 12,5 Gb/s
• Generowanie i sprawdzanie pseudolosowych sekwencji binarnych (PRBS) przy użyciu łatwego w obsłudze graficznego interfejsu użytkowania (GUI) (nie wymaga oprogramowania Intel® Quartus® Prime)
• Uzyskiwanie dostępu do zaawansowanej korekcji w celu precyzyjnego dostrajania ustawień łącza dla optymalnego współczynnika błędów bitowych (BER)
• Analiza fluktuacji
• Weryfikacja zgodności złącza PMA (Physical Medium Attached) ze standardami 10GbE, 10GBASE-KR, PCI Express* (PCIe) (Gen1, Gen2 i Gen3), Serial RapidIO*, Gigabit Ethernet, 10-Gigabit Ethernet XAUI, Common Electrical I/O (CEI) 6G, CEI-11G, High-Definition Serial Digital Interface (HD-SDI), Interlaken i innymi głównymi standardami.
• Wykorzystanie wbudowanych złączy z dużą prędkością bazową do oceny niestandardowej wydajności płaszczyzny bazowej i łącza BER

Uwaga:

Nabywca deklaruje, że jest deweloperem produktów, deweloperem oprogramowania lub integratorem systemów i przyjmuje do wiadomości, że ten produkt jest zestawem testowym bez autoryzacji komisji FCC, udostępnianym wyłącznie do celów związanych z oceną i opracowaniem oprogramowania, bez prawa do odsprzedaży.

Zawartość zestawu dla deweloperów

Zestaw dla deweloperów Transceiver SI Development Kit, Stratix® V GX Edition ma następujące cechy:

• Płyta programowa Stratix® V GX Development Board
  
• Polecane urządzenia
• 5SGXEA7N2F40C2N
• Status konfiguracji i elementy ustawień
• JTAG
• Wbudowany przewód Intel® FPGA Download Cable
• Konfiguracja szybkich pasywnych urządzeń równoległych (FPP) przy użyciu urządzenia MAX® II i pamięci flash
• Przechowywanie dwóch plików konfiguracyjnych
• Obwód pomiaru temperatury (temperatura matrycy i temperatury otoczenia)
• Zegary
• 50 MHz, 125 MHz, oscylatory programowalne (wartości wstępne: 624 MHz, 644,5 MHz, 706,25 MHz i 875 MHz)
• Złącza SMA do doprowadzania zewnętrznego zegara różnicowego do zegara referencyjnego nadajnika-odbiornika
• Złącza SMA do doprowadzenia zewnętrznego zegara różnicowego do struktury FPGA
• Złącza SMA do wyprowadzenia zegara różnicowego z pinów wyjściowych pętli PLL (phase-locked loop) układu FPGA.
• Wejście/wyjście użytkownika ogólnego przeznaczenia
• Ethernet PHY 10/100/1000 Mb/s (RGMII) ze złączem (miedzianym) RJ-45
• Znakowy wyświetlacz LCD (16 × 2)
• Jeden 8-pozycyjny przełącznik dipswitch
• Osiem diod LED użytkownika
• Cztery przyciski użytkownika
• Urządzenia pamięci
• 128-megabajtowa (MB) pamięć sync flash (głównie do przechowywania konfiguracji FPGA)
• Szybkie interfejsy szeregowe
• Siedem kanałów nadajników-odbiorników z pełnym dupleksem, wyprowadzone na złącza SMA
• Krótka trasa poprowadzona na mikropasku
• Sześć kanałów liniowych z wszystkimi długościami tras dopasowanymi do kanałów
• 21 kanałów nadajnika-odbiornika z pełnym dupleksem, wyprowadzone na złącze bazowe
• Siedem kanałów złącza Molex* Impact*
• Siedem kanałów złącza Amphenol* XCedee*
• Siedem kanałów do złącza Tyco Strada* Whisper* (złącze nie jest wypełnione)
• Moc
• Wejście DC laptopa
• Marginesowanie napięcia
• Oprogramowanie w zestawie dla deweloperów Stratix® V GX Transceiver SI Development Kit
• Kompletny pakiet projektowy Intel® (do pobrania z centrum pobierania dla układów FPGA)
• Oprogramowanie Intel® Quartus® Prime obsługuje układy FPGA Stratix® V
• Dołączona roczna licencja
• Pakiet Nios® II Embedded Design Suite
• Biblioteka Intel® FPGA Intellectual Property (IP) zawiera rdzenie PCIe, sieci Ethernet potrójnej prędkości, cyfrowego interfejsu szeregowego (SDI) i kontrolera pamięci SDRAM DDR3 o dużej wydajności DDR3 SDRAM High-Performance Controller Intel® FPGA.
• Ocena własności intelektualnej dostępna w trybie ewaluacji Intel® FPGA IP Evaluation Mode
• Portal do aktualizacji płyt
• Obsługuje serwer sieciowy procesora Nios® II i zdalną aktualizację systemu
• System testowania płyt (BTS) z graficznym interfejsem użytkownika (GUI)
• Interfejsy do komputera przy użyciu JTAG
• ustawienia PMA kontrolowane przez użytkownika (preemfaza, korekta itp.)
• Wskaźniki stanu (błędy, BER itp.)
• Kompleta dokumentacja
• Podręcznik użytkownika
• Podręcznik referencyjny
• Schemat płyty i pliki projektów rozmieszczenia elementów