Rdzeń Intel® FPGA IP JESD204C

Składniki rdzenia Intel® FPGA IP JESD204C:

  • Warstwa sterowania dostępem do medium transmisyjnego (MAC) — bloki warstwy łącza danych (DLL) i warstwy transportowej (TL), które kontrolują stany łącza.
  • Warstwa fizyczna (PHY) — blok podrzędny do kodowania fizycznego (PCS) i blok przyłączania nośnika fizycznego (PMA).

Cechy

Rdzeń JESD204C Intel® FPGA IP zapewnia następujące kluczowe funkcje:

  • Szybkość przesyłania danych maks. 32 Gb/s (urządzenia Intel® Agilex™ F-tile) lub 28,9 Gb/s (urządzenia Intel® Stratix® 10 E-tile).
  • Pojedyncze linie lub wiele linii (do 16 linii na łącze)
  • Licznik LEMC (local extended multiblock clock) w oparciu o E=1 do 256
  • Seryjne dostosowanie i monitorowanie linii
  • Synchronizacja linii
  • Projekt modułowy obsługujący synchronizację wielu urządzeń
  • Partycja MAC i PHY
  • Obsługa deterministycznych opóźnień
  • Kodowanie 64/66
  • Scrambling/descrambling
  • Interfejs streamowania Avalon® do przesyłania i odbierania ścieżek danych
  • Interfejs Avalon® mapowany w pamięci do rejestrów sterowania/stanu (CSR)
  • Dynamiczna generacja stanowiska testowego symulacji
  • Połączony i niepołączony tryb TX PMA
  • Opcjonalna obsługa ECC M20K DCFIFO
  • Opcje konfiguracji nagłówka synchronizacji
  • CRC-12
  • Samodzielne kanały poleceń

Metryki jakości rdzeni IP

Podstawy

Rok pierwszego wydania rdzenia IP

2019

Najnowsza wersja obsługiwanego oprogramowania Intel® Quartus® Prime

22.1

Status

Produkcja

Dostarczane materiały

Klient otrzymuje następujące materiały:

    Plik projektowy (zaszyfrowany kod źródłowy lub lista netlist po syntezie)

    Model symulacji dla oprogramowania ModelSim* Intel® FPGA Edition

    Ograniczenia dotyczące czasu lub układu

    Dokumentacja z kontrolą wersji

    Plik Readme

Y

Y

Tak (zawarte w podręczniku użytkownika)

N

Dodatkowe materiały dostarczane klientowi razem z rdzeniem IP

Nd.

Graficzny interfejs użytkownika (GUI) do parametryzacji umożliwiający konfigurowanie rdzenia IP

Y

Rdzeń IP jest zdolny do obsługi trybu Intel® FPGA IP Evaluation Mode

Y

Język źródłowy

Verilog i VHDL (na poziomie otoki)

Język modułu testowego

Verilog

Dostępne oprogramowanie sterowników

N

System operacyjny obsługiwany przez sterownik

N

Wdrożenie

Interfejs użytkownika

Avalon-ST (ścieżka danych) i Avalon-MM (CSR)

Metadane IP-XACT

N

Weryfikacja

Obsługiwane symulatory

VCS, VCSMX, NCSIM, MODELSIM, XCELLIUM

Zweryfikowany sprzęt

Tak, w zestawach dla deweloperów Intel® FPGA Development Kit

Przeprowadzono testy zgodności ze standardami branżowymi

Y

Jeżeli tak, to jakie testy?

Testy elektryczne

Jeżeli tak, to na jakich urządzeniach Intel® FPGA?

Intel® Stratix® 10, Intel® Agilex™

Jeżeli tak, to kiedy przeprowadzono?

Nd.

Jeżeli nie, to czy jest to zaplanowane?

Nd.

Współpraca komponentów

Przeprowadzono testy współdziałania rdzenia IP

Y

Jeżeli tak, to na jakich urządzeniach Intel® FPGA?

Intel® Stratix® 10

Dostępne raporty dotyczące współdziałania

Y