Protokół RapidIO Intel® FPGA IP

Firma Intel wycofuje własność intelektualną (IP) dla protokołów RapidIO I i RapidIO II. Więcej informacji można znaleźć w powiadomieniu o wycofaniu produktu (PDN2025).

Przeczytaj podręcznik użytkownika rdzenia RapidIO II IP Core ›

Przeczytaj podręcznik użytkownika protokołu RapidIO IP ›

Protokół RapidIO Intel® FPGA IP

Firma Intel oferuje dwa odrębne układy Intel® FPGA IP dla RapidIO:

  • Protokół RapidIO II Intel FPGA IP jest zgodny z wersją 2.2 specyfikacji RapidIO
  • Oddzielenie warstwy fizycznej, transportu i logicznej (architektura modułowa)
  • Sekwencja IDLE2 — symbol długiej kontroli
  • Szybkości linii 1,25, 2,5, 3,125, 5,0 i 6,25 GBd z szerokościami linii 1X, 2X i 4X
  • Protokół RapidIO Intel FPGA IP jest zgodny z wersją 1.3/2.1 specyfikacji RapidIO
  • Oddzielenie warstwy fizycznej, transportu i logicznej (architektura modułowa)
  • Sekwencja IDLE1 — symbol krótkiej kontroli
  • Szybkości linii 1,25, 2,5, 3,125 i 5,0 GBd z szerokościami linii 1X i 4X

Szczegółowe informacje techniczne na temat linii, takie jak szybkości linii, szerokości linii, czy klasy szybkości można znaleźć w podręcznikach użytkownika protokołu RapidIO FPGA Intel® IP.

Cechy

Znaczna część branży sieci bezprzewodowej przyjmuje standard RapidIO jako szybkie połączenie. Standard RapidIO jest zwykle używany między procesorami sygnału cyfrowego oraz między procesorami płaszczyzn kontrolnych i pamięcią. RapidIO zyskuje również akceptację jako połączenie płyty bazowej dzięki zastosowaniu powszechnie stosowanych standardów w charakterystyce elektrycznej przyłączania nośnika fizycznego (PMA), takich jak XAUI lub CEI dla szybkości transmisji danych do 6,25 GBd. Układy Intel® FPGA są również w stanie obsługiwać szybkości transmisji danych RapidIO Gen3.

  • PHY na wbudowanych nadajnikach-odbiornikach
  • Łatwa obsługa
  • Edytor parametrów własności intelektualnej (IP) umożliwia łatwą ręczną optymalizację parametrów takich jak głębokości FIFO interfejsu, okna translacji adresów, napięcie różnicowe wyjścia i preemfaza
  • Łatwa konfiguracja zapewnia sposoby zmniejszenia wykorzystania zasobów w celu tworzenia mniejszych odmian funkcji Intel® FPGA IP w zależności od potrzeb aplikacji
  • Projektant Platform Designer łączenia systemów
  • Trwałe rozwiązanie
  • Rdzeń punktów końcowych, moduły testowe o potwierdzonej interoperacyjności z głównymi producentami procesorów i przełączników sygnału cyfrowego
  • Zgodność ze specyfikacją RapidIO, wersja 1.3/2.1 i 2.2

Wybór wszystkich warstw RapidIO, w tym funkcji, takie jak translacja adresów, a także proste interfejsy Avalon® Memory-Mapped (Avalon®-MM) i Avalon® Streaming (Avalon®-ST) FIFO umożliwia zaoszczędzenie kilku miesięcy prac projektowych, aby uzyskać rozwiązanie gotowe do integracji na poziomie systemu.

Rozwiązanie protokołu

Na jednym z obrazów widać przykład systemu zbudowanego przy użyciu projektanta Platform Designer z miękkim procesorem wbudowanym Nios® II jako elementem przetwarzającym. Pamięć programu może zawierać „kod rozruchowy” dla wyliczania na poziomie systemu różnych punktów końcowych. Program konfiguruje również rejestry adresów właściwości punktów końcowych oraz funkcję Intel® FPGA IP.

Miary jakości rdzenia IP

Podstawy

Rok pierwszego wydania rdzenia IP

2009

Najnowsza wersja obsługiwanego oprogramowania Intel® Quartus® Prime

18.1

Status

Produkcja

Dostarczane materiały

Klient otrzymuje następujące materiały:

    Plik projektowy (zaszyfrowany kod źródłowy lub lista sieciowa po syntezie)

    Model symulacji dla rozwiązania ModelSim*, Intel® FPGA Edition

    Ograniczenia dotyczące czasu lub rozmieszczenia elementów

    Modułu testowy lub przykładowy projekt

    Dokumentacja z kontrolą wersji

    Plik Readme



    Tak

    Tak

    Tak

    Tak

    Tak

    Nie

Dodatkowe materiały dostarczane klientowi razem z rdzeniem IP

Brak

Graficzny interfejs użytkownika (GUI) do parametryzacji umożliwiający konfigurowanie rdzenia IP

Tak

Rdzeń IP jest zdolny do obsługi funkcji Intel® FPGA IP Evaluation Mode

Tak

Język źródłowy

Zarówno Verilog, jak i VHDL

Język modułu testowego

Zarówno Verilog, jak i VHDL

Dostępne oprogramowanie sterowników

Nie

Obsługa systemu operacyjnego sterownika (OS)

Nd.

Wdrożenie

Interfejs użytkownika

Avalon®-MM, Avalon-ST

Metadane IP-XACT

Nie

Weryfikacja

Obsługiwane symulatory

ModelSim*, VCS, Riviera-PRO, NCSim

Zweryfikowany sprzęt

Intel® Arria® 10, Arria® V, Intel® Cyclone® 10 GX, Cyclone® V, Intel® Stratix® 10, Stratix® V

Przeprowadzone testy zgodności ze standardami branżowymi

Nie

Jeśli tak, jakie testy?

Nd.

Jeśli tak, na jakich urządzeniach FPGA Intel®?

Nd.

Jeśli tak, data wykonania

Nd.

Jeśli nie, czy jest to zaplanowane?

Nie

Współpraca komponentów

IP poddano testom współpracy komponentów

Tak

Jeżeli tak, na jakich urządzeniach Intel® FPGA?

Arria® V, Intel® Arria® 10, Intel® Cyclone® 10 GX, Intel® Stratix® 10

Dostępne raporty dotyczące współdziałania

Tak