Rdzeń Serial Lite IV Intel® FPGA IP Core

Rdzeń Serial Lite IV Intel FPGA Intellectual Property (IP) Core jest odpowiedni do komunikacji danych o wysokiej przepustowości dla aplikacji typu chip-to-chip, board-to-board i backplane.

Przeczytaj podręcznik użytkownika protokołu Serial Lite IV Intel® FPGA IP ›

Rdzeń Serial Lite IV Intel® FPGA IP Core

Rdzeń Serial Lite IV IP zawiera blok sterowania dostępem do medium transmisyjnego (MAC), blok podrzędny do kodowania fizycznego (PCS) i blok przyłączania nośnika fizycznego (PMA). Rdzeń IP obsługuje transfer danych do 56 Gb/s na linię z maksymalnie ośmioma liniami PAM4 w jednym łączu lub 28 Gb/s na linię z maksymalnie 16 liniami NRZ (non-return-to-zero). Ten protokół oferuje wysoką przepustowość, ramki o niskim narzucie, małą liczbę we/wy i obsługuje dużą skalowalność zarówno w liczbach linii jak i szybkości. Rdzeń IP można łatwo ponownie skonfigurować dzięki obsłudze szerokiej gamy szybkości transmisji danych z trybem Ethernet PCS nadajników-odbiorników z cewkami E i F.

Ten rdzeń IP obsługuje dwa tryby transmisji:

  • Tryb podstawowy — to tryb streamowania, w którym dane są przesyłane bez uruchamiania pakietu, pustego cyklu i końca pakietów w celu zwiększenia przepustowości. Rdzeń IP przyjmuje pierwsze poprawne dane jako początek serii.
  • Tryb pełny — to pakietowy tryb przesyłania danych. Cykl serii i synchronizacji jest wysyłane na początku i na końcu pakietu jako elementy rozdzielające.

Cechy

Cecha Opis
Transfer danych
  • Obsługuje do 56 Gb/s na linię z maksymalnie ośmioma liniami PAM4 w jednym łączu.
  • Obsługuje do 28 Gb/s na linię z maksymalnie 16 liniami NRZ.
  • Obsługuje tryby ciągłego streamowania (podstawowy) lub pakietów (pełen).
  • Obsługuje pakiety ramek o niskim narzucie.
  • Obsługuje transfer z granulacją bajtową dla każdego rozmiaru serii.
  • Obsługuje inicjowane przez użytkownika lub automatyczne wyrównywanie linii.
  • Obsługuje okres dostosowania programowalnego.
KOMPUTERY
  • Wykorzystuje twardą logikę IP, która bezproblemowo łączy się z nadajnikami-odbiornikami z cewką E urządzeń Intel® Agilex™ i Intel® Stratix® 10 w celu zmniejszenia zasobów logiki miękkiej.
  • Obsługuje tryb modulacji PAM4 dla specyfikacji 100GBASE-KP4. W tym trybie modulacji RS-FEC jest zawsze włączony.
  • Obsługuje tryb modulacji NRZ z (opcjonalnie) wykrywaniem i korekcją błędów KR-FEC.
  • Obsługuje dekodowanie i kodowanie 64b/66b.
Wykrywanie błędów i rozwiązywanie problemów
  • Obsługuje kontrolę błędów cyklicznego sprawdzania nadmiarowości (CRC) na ścieżkach danych nadawczych (TX) i odbiorczych (RX).
  • Obsługuje sprawdzanie błędów linku RX.
  • Obsługuje wykrywanie błędów RX PCS.
Interfejsy
  • Obsługuje tylko w pełni dwukierunkowy transfer pakietów z niezależnymi łączami.
  • Wykorzystuje połączenia typu point-to-point z wieloma układami FPGA z niskim opóźnieniem przesyłu.
  • Obsługuje polecenia zdefiniowane przez użytkownika.

Miary jakości rdzenia IP

Podstawy

Rok pierwszego wydania IP

2019

Najnowsza wersja obsługiwanego oprogramowania Intel® Quartus® Prime

19.4

Status

Rozszerzony

Dostarczane materiały

Klient otrzymuje następujące materiały:

  • Plik projektowy (zaszyfrowany kod źródłowy lub lista netlist po syntezie)
  • Model symulacji dla modelu ModelSim* Intel® FPGA Edition
  • Ograniczenia dotyczące czasu lub rozmieszczenia elementów
  • Dokumentacja z kontrolą wersji

Tak dla wszystkich

Dodatkowe materiały dostarczane klientowi razem z rdzeniem IP

Modułu testowy i przykładowe projekty

Graficzny interfejs użytkownika (GUI) do parametryzacji umożliwiający konfigurowanie rdzenia IP

Y

Rdzeń IP jest zdolny do obsługi trybu Intel® FPGA IP Evaluation Mode

Y

Język źródłowy

Verilog

Język modułu testowego

Verilog

Dostępne oprogramowanie sterowników

N

System operacyjny obsługiwany przez sterownik

N

Wdrożenie

Interfejs użytkownika

Streamowanie Avalon®

Metadane IP-XACT

N

Weryfikacja

Obsługiwane symulatory

NCSim, ModelSim, VCS/VCSMX

Zweryfikowany sprzęt

Zestaw dla deweloperów Intel® Agilex™ FPGA Development Kit, zestaw dla deweloperów do sprawdzania integralności sygnału Intel® Stratix® 10 FPGA Signal Integrity Development Kit

Przeprowadzone testy zgodności ze standardami branżowymi

N

Jeśli tak, jakie testy?

Nd.

Jeśli tak, na jakich urządzeniach FPGA Intel®?

Nd.

Jeśli tak, data wykonania

Nd.

Jeśli nie, czy jest to zaplanowane?

N

Współpraca komponentów

IP poddano testom współpracy komponentów

Nd.

Jeżeli tak, na jakich urządzeniach Intel® FPGA?

Nd.

Dostępne raporty dotyczące współdziałania

Nd.