Rdzeń Intel® FPGA IP pamięci DDR4 EMIF

Pamięć DDR4 zapewnia wyższą wydajność i gęstość oraz mniejsze zużycie energii, a także więcej funkcji sterowania niż pamięć DDR3. Rdzeń IP układu FPGA Intel® DDR4 EMIF oferuje rozwiązania zaspokajające wysokie zapotrzebowanie klientów i systemów centrów danych na pamięć podczas przetwarzania.

Rdzeń Intel® FPGA IP pamięci DDR4 EMIF

Układy FPGA i SoC Intel® Agilex™ i SoC, układy FPGA i SoC Intel® Stratix® 10 oraz układy FPGA Intel® Arria® 10 implementują wzmocniony kontroler pamięci i PHY. Wzmocnienie kontrolera i PHY zapewnia szereg korzyści, które obejmują:

  • Krótsze cykle programistyczne i krótszy czas wprowadzania na rynek ze względu na wstępnie domknięte timingi;
  • Więcej zasobów logicznych struktury FPGA dostępnych na potrzeby aplikacji użytkownika;
  • Poprawiono fmax, wydajność i opóźnienia;
  • Rozwiązanie o niskim poborze mocy.

Cechy

Składnik

Układ FPGA SoC Intel® Agilex™

Układ FPGA SoC Intel® Stratix® 10

Kontroler i PHY

  • Trudny
  • Trudny

Format pamięci i maksymalna szerokość danych

  • Nawet 72 bity w wieloszeregowym formacie DIMM i dedykowanym
  • Nawet 72 bity w wieloszeregowym formacie DIMM i dedykowanym
  • Obsługa Ping Pong PHY

Taktowanie logiki użytkownika

  • Czterokrotnie mniejsze
  • Czterokrotnie mniejsze
  • Dwukrotnie mniejsze

ECC

  • 8-bitowy programowy kod ECC z korekcją pojedynczych błędów i wykrywaniem podwójnych błędów (SECDED)
  • ECC oparty jest na schemacie kodowania Hamminga
  • 8-bitowy programowy kod ECC z korekcją pojedynczych błędów i wykrywaniem podwójnych błędów (SECDED)
  • ECC oparty jest na schemacie kodowania Hamminga

Funkcje kontrolera

  • Otwarta polityka strony
  • Dodawalne opóźnienia
  • Porządkowanie danych
  • Wyprzedzające zarządzanie bankami
  • Przeplatanie banków
  • Licznik przetrzymania
  • Otwarta polityka strony
  • Dodawalne opóźnienia
  • Porządkowanie danych
  • Wyprzedzające zarządzanie bankami
  • Przeplatanie banków
  • Licznik przetrzymania

Przykładowy projekt do symulacji i walidacji rdzenia IP

Obsługa jedynie PHY

Obsługa IP-XACT

Funkcje debugowania

Funkcje zestawu narzędzi EMIF Debug Toolkit obejmują poniższe podstawowe i zaawansowane możliwości debugowania:

  • Wyświetlanie marginesu kalibracji, statusu, opóźnień pinów i ustawień VREF
  • Ponowna kalibracja, generator ruchu, marginesowanie sterownika
  • Aktualizowanie ustawień opóźnień, ustawień zakończeń
  • Konfigurowalny generator ruchu do wysyłania testowych wzorców ruchu

Specyfikacja

Urządzenie pamięci

Intel® Agilex™

Intel® Stratix® 10

Intel® Arria® 10

DDR4

3200 MT/s

2666 MT/s

2400 MT/s

Metryki jakości rdzeni IP

Podstawy

Rok pierwszego wydania rdzenia IP

2004

Najnowsza wersja obsługiwanego oprogramowania Intel® Quartus® Prime

21,3

Status

Produkcja

Dostarczane materiały

Klient otrzymuje następujące materiały:

    Plik projektowy (zaszyfrowany kod źródłowy lub lista netlist po syntezie)

    Pliki symulacji

    Ograniczenia dotyczące czasu lub układu

    Dokumentacja z kontrolą wersji

Tak dla wszystkich

Dodatkowe materiały dostarczane klientowi razem z rdzeniem IP

Modułu testowy i przykładowe projekty

Graficzny interfejs użytkownika (GUI) do parametryzacji umożliwiający konfigurowanie rdzenia IP

Y

Rdzeń IP obsługuje tryb Intel® FPGA IP Evaluation Mode

Y

Język źródłowy

Verilog/system Verilog

Język modułu testowego

Verilog/VHDL

Dostępne oprogramowanie sterowników

N

System operacyjny obsługiwany przez sterownik

Nd.

Wdrożenie

Interfejs użytkownika

Mapowany w pamięci interfejs Avalon®

Metadane IP-XACT

Y

Weryfikacja

Obsługiwane symulatory

Questasim, NCSim, VCS, Xcelium

Zweryfikowany sprzęt

Intel® Agilex™, Stratix® 10, Arria® 10

Przeprowadzone standardowe branżowe testy zgodności

Nd.

Jeżeli tak, to jakie testy?

Nd.

Jeżeli tak, to na jakich urządzeniach Intel® FPGA?

Nd.

Jeżeli tak, to kiedy przeprowadzono?

Nd.

Jeżeli nie, to czy jest to zaplanowane?

Nd.

Współpraca komponentów

Przeprowadzono testy współdziałania rdzenia IP

Nd.

Jeżeli tak, to na jakich urządzeniach Intel® FPGA?

Nd.

Dostępne raporty dotyczące współdziałania

Nd.