FPGA Intel® MAX® 10
Układy FPGA Intel® MAX® 10 rewolucjonizują integrację trwałą, zapewniając zaawansowane możliwości przetwarzania w niewielkim urządzeniu logicznym z pojedynczym chipem w przypadku zastosowań wrażliwych pod względem zużycia energii i kosztów. Dzięki wykorzystaniu technologii pojedynczego chipa z poprzednich rodzin urządzeń MAX® gęstość wynosi od 2 do 50 tys. elementów logicznych przy użyciu zasilania z jednego rdzenia lub dwóch rdzeni. Rodzina układów FPGA Intel® MAX® 10 obejmuje zarówno zaawansowane wafle krzemowe o małych rozmiarach (3 mm x 3 mm), jak i rozwiązania z wieloma stykami we/wy.
Układy FPGA Intel® MAX® 10 są oparte na technologii wbudowanej pamięci flash NOR 55 nm firmy TSMC, dzięki czemu umożliwiają natychmiastowe włączanie. Zintegrowane funkcje obejmują przetworniki analogowo-cyfrowe (ADC) i pamięć flash o podwójnej konfiguracji — umożliwiają przechowywanie i dynamiczne przełączanie między dwoma obrazami na jednym chipie. W przeciwieństwie do układów CPLD, układy FPGA Intel® MAX® 10 obejmują również w pełni funkcjonalne możliwości FPGA, takie jak obsługa wbudowanego procesora programowego Nios® II, bloki przetwarzania sygnału cyfrowego (DSP) i miękkie kontrolery pamięci DDR3.
Zobacz również: oprogramowanie projektowe do układów FPGA Intel® MAX® 10 sklep z projektami, pliki do pobrania, społeczność i pomoc techniczna
FPGA Intel® MAX® 10
Świadczenia
Układy FPGA Intel® MAX® 10 umożliwiają obniżenie kosztów na poziomie systemu w ramach większej integracji funkcji komponentów systemowych:
Pamięć flash o podwójnej konfiguracji.
Pamięć flash na jednym układzie scalonym obsługuje podwójną konfigurację, aby zapewnić skuteczne aktualizacje awaryjne z tysiącami możliwych cykli przeprogramowywania.
Bloki analogowe
Zintegrowane bloki analogowe z przetwornikami ADC i czujnikiem temperatury zmniejszają opóźnienia i zajmują mniej miejsca na płycie, a ponadto zapewniają bardziej elastyczne sekwencjonowanie próbek.
Błyskawiczne uruchamianie
Układy FPGA Intel® MAX® 10 mogą być pierwszym użytecznym urządzeniem na płycie systemowej do sterowania włączaniem innych komponentów, takich jak układy FPGA o wysokiej gęstości, ASIC, ASSP i procesorach.
Wbudowany procesor programowy Nios® II
Układy FPGA Intel® MAX 10 obsługują integrację procesorów wbudowanych z rdzeniem programowym Nios® II, zapewniając deweloperom systemów wbudowanych jednoukładowy, w pełni konfigurowalny, błyskawiczny podsystem procesora.
DSP Blocks
Układy FPGA Intel® MAX® 10 są pierwszymi układami z pamięcią trwałą. Idealnie nadają się do zastosowań wymagających wysokiej wydajności i precyzji z wykorzystaniem zintegrowanych mnożników 18x18.
Interfejsy pamięć zewnętrznej DDR3
Układy FPGA Intel® MAX® 10 obsługują interfejsy DDR3 SDRAM i LPDDR2 za pośrednictwem miękkich kontrolerów pamięci własności intelektualnej (IP), zoptymalizowanych do obsługi wideo, ścieżek danych i aplikacji wbudowanych.
Złożone zarządzanie kontrolowane
Zarządzanie systemem kontrolowane przez oprogramowanie za pomocą wbudowanych procesorów programowych Nios® II.
Obsługa napięcia pojedynczego rdzenia
Rozwiązanie zasilania z jednego rdzenia do zarządzania sekwencją uruchamiania.
Pamięć flash użytkownika
Do 736 KB pamięci flash użytkownika na jednym układzie scalonym dostępnej w układach FPGA Intel® MAX® 10 umożliwia obsługę zaawansowanych aplikacji wbudowanych Nios II opartych na jednym chipie. Ilość dostępnej pamięci flash użytkownika zależy od opcji konfiguracji.
Cechy
Układy FPGA Intel® MAX® 10 to w pełni funkcjonalne rozwiązania.
Sekwencer i monitor zasilania wielu szyn
Sekwencer i monitor zasilania wielu szyn to programowalny moduł układów FPGA Intel® MAX® 10 i CPLD MAX® V. Sekwencer może monitorować do 144 szyn zasilania, aby spełnić wszystkie wymagania dotyczące zasilania układów FPGA, ASIC, procesorów CPU i innych procesorów. Można go łatwo konfigurować i skalować za pomocą łatwego w obsłudze interfejsu graficznego Platform Designer. Klienci korzystający już z układu FPGA Intel® MAX® 10 lub CPLD MAX® V nie muszą ponosić dodatkowych kosztów.
Teraz można pobrać nowy programowalny moduł wbudowany w układ FPGA Intel® MAX® 10, który daje możliwość monitorowania i prawidłowego sekwencjonowania szyn zasilania układów FPGA, ASIC i innych procesorów dostarczanych w ramach projektu open source.
Zastosowania
Zarządzanie płytami
Natychmiastowe włączanie, wejścia analogowe i sterowanie cyfrowe.
Przemysł
Wyższa wydajność, większa elastyczność, niższe koszty eksploatacji.
Motoryzacja
Elastyczność obsługi we/wy, zoptymalizowana własność intelektualna (IP) FPGA Intel, zróżnicowana oferta.
Łącza do stron o podobnej tematyce
Additional Resources
Explore more content related to Intel® FPGA devices such as development boards, intellectual property, support and more.
Support Resources
Resource center for training, documentation, downloads, tools and support options.
Development Boards
Intel® FPGA and its partners offer a large selection of development boards and hardware tools to accelerate the FPGA design process.
Intellectual Property
The Intel® FPGA IP portfolio covers a wide variety of applications with a combination of soft and hardened IP cores along with reference designs.
Design Tools
Explore our suite of software and development tools to assist hardware engineers and software developers when creating an FPGA design.
Contact Sales
Get in touch with sales for your Intel® FPGA product design and acceleration needs.
Ordering Codes
Decipher Intel® FPGA part numbers, including the significance of certain prefixes and package codes.
Where to Buy
Contact an Intel® Authorized Distributor today.
Subskrybuj newsletter Intel® FPGA
Chcesz uzyskać najnowsze informacje na temat układów Intel® FPGA, programowalnych akceleratorów i rozwiązań w zakresie zasilania? Chcesz poznać cenne wskazówki dotyczące szkoleń i narzędzi? Kliknij tutaj, aby zasubskrybować miesięczny newsletter Intel® Inside Edge.
Thank you for signing up!
Dziękujemy za subskrypcję biuletynu Intel® FPGA.
Nie można przesłać formularza.
Z powodu trudności technicznych nie mogliśmy przesłać formularza. Spróbuj ponownie za kilka minut. Przepraszamy za niedogodności.