MAX® V CPLD

CPLD MAX® V oferują unikalną, niezmienną architekturę, zapewniającą niski pobór mocy i funkcje chipa, odpowiednie dla aplikacji Intel Edge-Centric.

Zobacz też: CPLD MAX® V Oprogramowanie do projektowania, Pliki do pobrania, Społeczność, oraz Wsparcie

MAX® V CPLD

Architektura

Wykorzystując skuteczną architekturę MAX® II, urządzenia MAX® V łączą natychmiastowe, nieulotne charakterystyki CPLD z zaawansowanymi funkcjami typowymi dla układów FPGA, pamięci na chipie i wewnętrznych oscylatorów.

Zaprojektowane z myślą o niskich kosztach

CPLD MAX® V są budowane przy użyciu taniego procesu produkcyjnego, połączonego z wybranymi popularnymi, pakietami o niskich kosztach. Ograniczone nakładkami, naprzemienne układy nakładek we/wy skutkują małym rozmiarem matrycy, a także niskim kosztem na pin we/wy.

Zaprojektowany we współpracy z oprogramowaniem Quartus Prime

Aby uprościć proces optymalizacji projektu, architektura MAX® V CPLD i algorytmy dopasowania oprogramowania Quartus® Prime zostały wspólnie udoskonalone, aby zoptymalizować wydajność tPD, tCO, tSU i fMAX z zablokowanymi pinami. W miarę zmiany funkcji projektowej, oprogramowanie Quartus Prime zwiększa możliwość spełniania lub przekraczania wymagań dotyczących wydajności przy użyciu zablokowanych przypisów pinów i przepływu kompilacji za pomocą przycisku. Wszystkie CPLD MAX® V są obsługiwane przez bezpłatne oprogramowanie Quartus® Prime Lite Edition.