Układy FPGA i SoC FPGA Intel® Stratix®

Układy FPGA Intel® Stratix® 10 i FPGA SoC zapewniają przełomową wydajność, sprawność energetyczną, zagęszczenie komponentów oraz integrację systemu. Dzięki zastosowaniu rewolucyjnej architektury FPGA Intel® Hyperflex™, opatentowanych przez firmę Intel technologii EMIB (Embedded Multi-Die Interconnect Bridge) i AIB (Advanced Interface Bus) oraz nieustannie powiększanemu portfolio modułów dodatkowych urządzenia Intel® Stratix® 10 zapewniają nawet dwukrotnie większą wydajność w porównaniu z układami FPGA o dużej wydajności poprzedniej generacji.¹

Zobacz też: Oprogramowanie do projektowania układów FPGA, Sklep z projektami, Pliki do pobrania, Społeczność oraz Wsparcie

Architektura FPGA Intel® Hyperflex™

Aby sprostać wyzwaniom związanym z systemami nowej generacji, w układach FPGA i SoC Intel® Stratix® 10 zastosowano nową architekturę FPGA Intel® Hyperflex™, umożliwiającą dwukrotne zwiększenie częstotliwości zegara i zmniejszenie poboru energii nawet o 70% w porównaniu z poprzednią generacją najlepszych układów FPGA.²

Świadczenia

Dwukrotnie większa częstotliwość zegara rdzeni umożliwia uzyskanie wyjątkowej przepustowości.

Większe częstotliwości zegara umożliwiają zmniejszenie szerokości magistrali i wymiarów bloków IP (Intellectual Property) oraz obsługę dodatkowych funkcji przy użyciu zwolnionych zasobów FPGA.

Zmniejszenie wymiarów bloków IP dzięki architekturze FPGA Intel® Hyperflex™ umożliwia konsolidację projektów różnych urządzeń w pojedynczym produkcie o poborze mocy nawet 70% mniejszym w porównaniu z urządzeniami poprzedniej generacji.

Zmniejszenie liczby połączeń routingowych oraz iteracji projektowych dzięki narzędziom projektowym Hyper-Aware zapewnia większą wydajność.

Pokaż więcej Pokaż mniej

Architektura FPGA Intel® Hyperflex™ wprowadza dodatkowe, opcjonalne rejestry w całej strukturze FPGA. Te dodatkowe rejestry, zwane hiperrejestrami (Hyper-Registers), są dostępne w każdym segmencie routingu połączeń i na wejściach wszystkich bloków funkcjonalnych. Trzy najważniejsze techniki projektowania z wykorzystaniem hiperrejestrów umożliwiają dwukrotne zwiększenie wydajności rdzeni:

Precyzyjna technika hiperresynchronizacji (Hyper-Retiming) służy do eliminacji ścieżek krytycznych.
Technika hiperpotokowania Hyper-Pipelining służy do eliminacji opóźnień routingu.
Wszechstronna technika hiperoptymalizacji (Hyper-Optimization) zapewnia największą wydajność.

Gdy te techniki są używane podczas projektowania, narzędzia projektowe Hyper-Aware automatycznie wykorzystują hiperrejestry do maksymalizacji częstotliwości zegara rdzeni.

Architektura FPGA Intel® Hyperflex™ urządzeń Intel® Stratix® 10

Dowiedz się, jak nowatorskie rozwiązania w architekturze FPGA Intel® Hyperflex™ zapewniają większą wydajność projektowanych urządzeń.

Pobierz szczegółowy raport ›

Dowiedz się, jak nowatorskie rozwiązania w oprogramowaniu projektowym architektury FPGA Intel® Hyperflex™ umożliwiają zmniejszanie liczby iteracji projektowych, zwiększanie produktywność projektantów i szybkie wprowadzanie produktów na rynek.

Pobierz szczegółowy raport ›

Architektura FPGA Intel® Hyperflex™ umożliwia optymalizację projektów

Trzy najważniejsze techniki projektowania, związane z architekturą FPGA Intel® Hyperflex™ — hiperresynchronizacja (Hyper-Retiming), hiperpotokowanie (Hyper-Pipelining) i hiperoptymalizacja (Hyper-Optimization) — umożliwiają dwukrotne zwiększenie wydajności. Przeczytaj podręcznik projektowania urządzeń Intel® Stratix® 10 o dużej wydajności, aby dowiedzieć się, jak połączyć te techniki optymalizacji wydajności w celu maksymalizacji częstotliwości zegarów urządzeń Intel® Stratix® 10.

Pobierz podręcznik projektowania urządzeń Intel® Stratix® 10 o dużej wydajności ›

Zacznij projektowanie z wykorzystaniem architektury FPGA Intel® Hyperflex™

Architektura FPGA Intel® Hyperflex™ wykorzystuje przepływ projektowania Hyper-Aware. Korzystając z nowatorskiej funkcji Fast Forward Compile, dostępnej w tym przepływie, projektanci mogą szybko analizować projekty i zapewniać wyjątkową wydajność.

Funkcja Fast Forward Compile jest już dostępna, dlatego można projektować urządzenia Intel® Stratix® 10 z wykorzystaniem architektury FPGA Intel® Hyperflex™. Aby uzyskać licencję, skontaktuj się z lokalnym przedstawicielem handlowym.

Aby uzyskać informacje o możliwości skorzystania z funkcji Fast Forward Compile w trybie ewaluacyjnym, skontaktuj się z lokalnym przedstawicielem handlowym.

Obejrzyj film prezentujący funkcję Fast Forward Compile

Obejrzyj ten film prezentujący funkcję Fast Forward Compile w projektach urządzeń Intel® Stratix® 10. Ten film wyjaśnia, jak nowatorska funkcja Fast Forward Compile umożliwia analizę wydajności oraz implementację trzech najważniejszych metod optymalizacji architektury FPGA Intel® Hyperflex™.

Jak wyeliminować ograniczenia resynchronizacji, aby umożliwić hiperresynchronizację (Hyper-Retiming).
Jak optymalizować projekty do implementacji hiperstrumieniowania (Hyper-Pipelining).
Jak identyfikować i eliminować obszary niedostatecznej wydajności w przypadku hiperoptymalizacji (Hyper-Optimization).

Znajdź szkolenie dotyczące architektury FPGA Intel® Hyperflex™

Firma Intel oferuje szkolenia prowadzone przez instruktorów i kursy szkoleniowe online, umożliwiające poznanie technik optymalizacji projektowania, zapewniających maksymalną wydajność dzięki architekturze FPGA Intel® Hyperflex™.

Integracja heterogenicznych układów 3D SiP (System-In-Package)

W układach FPGA i SoC Intel® Stratix® 10 zastosowano heterogeniczną technologię 3D SiP (System-in-Package), umożliwiającą integrację monolitycznej struktury rdzenia FPGA z modułami nadajników-odbiorników 3D SiP oraz innymi zaawansowanymi komponentami w pojedynczym pakiecie.

Przeczytaj szczegółowy raport dotyczący projektowania platform nowej generacji przy użyciu technologii Intel® 3D System-in-Package (PDF) ›

Rozwiązania skalowalne i wszechstronne

Heterogeniczna integracja 3D SiP zapewnia skalowalną i wszechstronną ścieżkę opracowania wariantów produktów, efektywnie łączących funkcje i/lub węzły procesów w pojedynczym pakiecie.

<HYPERLINK>Więcej informacji</HYPERLINK> ›

Łączenie funkcji i węzłów procesów

Heterogeniczna integracja 3D SiP zapewnia ważne korzyści na poziomie systemu:

Pokaż więcej Pokaż mniej

Dowiedz się więcej o heterogenicznej integracji 3D SiP

Pobierz ten szczegółowy raport, aby dowiedzieć się więcej o wykorzystaniu heterogenicznej integracji 3D SiP w układach FPGA i SoC Intel® Stratix® 10 w celu zapewnienia wyjątkowej wydajności, mocy i kompaktowej konstrukcji, a równocześnie większej skalowalności i wszechstronności. Dowiedz się też, jak technologia Intel® EMIB zapewnia doskonałą integrację wielu matryc.

Pobierz szczegółowy raport ›

Technologia pakietów Intel® EMIB dla urządzeń Intel® Stratix® 10

Opatentowana przez firmę Intel technologia EMIB (Embedded Multi-Die Interconnect Bridge) umożliwia efektywne integrowanie w pakietach najważniejszych komponentów systemu takich jak układy analogowe, pamięć, układy ASIC lub procesor. Technologia EMIB zapewnia prostszy przepływ produkcji w porównaniu z innymi technologiami integracji w pakietach. Ponadto technologia EMIB eliminuje konieczność korzystania z technologii TSV (Through Silicon Vias) i specjalistycznych wkładek krzemowych (interposer silicon), dlatego umożliwia opracowanie rozwiązań zapewniających większą wydajność, niższy poziom złożoności oraz doskonałą integralność sygnałów i zasilania. W technologii EMIB niewielki czip krzemowy, umieszczony w podłożu, pełni funkcję łącznika między matrycami o bardzo dużym zagęszczeniu komponentów. Standardowy interfejs typu Flip Chip przekazuje sygnały zasilania i użytkowników z mikroukładu do pinów pakietu. To podejście minimalizuje zakłócenia powodowane przez szum i przenik podczas przełączania rdzeni, dlatego zapewnia wyjątkową integralność sygnałów i zasilania.

Aby uzyskać informacje dotyczące specyficznej implementacji tej technologii w nowej rodzinie urządzeń Intel® Stratix® 10, zobacz sekcję Nadajniki-odbiorniki.

Nadajniki–odbiorniki

W układach FPGA i SoC Intel® Stratix® 10 zastosowano nadajniki-odbiorniki nowej generacji w nowatorskim niejednorodnym pakiecie 3D SiP (System-in-Package). Moduły nadajników-odbiorników połączono z monolityczną, programowalną strukturą rdzenia interfejsem SiP, aby sprostać coraz większemu zapotrzebowaniu na przepustowość systemów we wszystkich segmentach rynku. Korzystając z modułów nadajników-odbiorników, można opracować układy FPGA, które są łatwe w użyciu, a równocześnie zapewniają największą liczbę kanałów.

Cechy	Warianty modułów nadajników-odbiorników
	L-Tile (17.4G) PCIe* Gen3 x16	H-Tile (28.3G) PCIe* Gen3 x16	E-Tile (30G/58G) 4x100GE	P-Tile (16G) Intel® Ultra Path Interconnect (Intel® UPI) lub PCIe* Gen4 x16
Warianty urządzeń Intel® Stratix® 10	GX, SX	GX, SX, TX, MX	TX, MX	DX
Maksymalna liczba nadajników-odbiorników w module*	24	24	24	20
Maksymalna prędkość transmisji danych między czipami (NRZ/PAM4)	17,4 Gb/s	28,3 Gb/s	28,9 Gb/s / 57,8 Gb/s	16 GT/s
Maksymalna szybkość transmisji danych na płycie montażowej (NRZ/PAM4)	12,5 Gb/s	28,3 Gb/s	28,9 Gb/s / 57,8 Gb/s	16 GT/s
Tłumienność wtrąceniowa przy maksymalnej szybkości transmisji danych	Maks. 18 dB	Maks. 30 dB	Maks. 35 dB	Zapoznaj się ze specyfikacjami i zastrzeżeniami dotyczącymi interfejsów PCIe* Gen4 i UPI
Sprzętowy rdzeń IP	Magistrala PCIe* Gen1, Gen2 i Gen3 z obsługą x1, x4, x8 i x16 linii Sprzętowy rdzeń IP 10G Fire Code FEC	Magistrala PCIe* Gen1, Gen2 i Gen3 z obsługą x1, x4, x8 i x16 linii Technologia SR-IOV z Cztery funkcje fizyczne Funkcje wirtualne 2K Sprzętowy rdzeń IP 10G Fire Code FEC	10/25/100 GbE MAC z korekcją błędów RS-FEC i KP-FEC	Intel® Ultra Path Interconnect (Intel® UPI) Magistrala PCIe* Gen1, Gen2, Gen3 i Gen4 z obsługą x1, x4, x8 i x16 linii Technologia SR-IOV z Osiem funkcji fizycznych 2048 funkcji wirtualnych Obsługa podziału portów dla punktu końcowego 2x8 i portu podstawowego 4x4 Funkcje obejścia warstwy transakcyjnej (TL, Transaction Layer) Inicjowanie CvP (Configuration via Protocol) Tryb autonomiczny Interfejs VirtIO Skalowalna technologia IOV Wspólna pamięć wirtualna
* Aby uzyskać informacje dotyczące liczby nadajników-odbiorników dostępnych w poszczególnych kombinacjach urządzeń i pakietów, skorzystaj z tabel produktów Intel® Stratix® 10.

Wyświetl wszystko Pokaż mniej

Zalety heterogenicznej technologii 3D SiP

Urządzenia Intel® Stratix® 10 GX i SX obsługują szybkość transmisji danych nawet 28,3 Gb/s dla typowych protokołów.
Urządzenia Intel® Stratix® 10 TX i MX obsługują szybkość transmisji danych nawet 57,8 Gb/s PAM4 dla typowych i przyszłych protokołów, łącznie z PAM4.
Urządzenia Intel® Stratix® 10 DX obsługują szybkość transmisji danych nawet 16 GT/s na linę (PCIe*) i 11,2 GT/s (UPI), dlatego zapewnią typową i spójną łączność z wybranymi przyszłymi skalowalnymi procesorami Intel® Xeon®.

Nawet 144 kanały z pełnym dupleksem.
Maksymalnie sześć instancji PCIe* (PCI Express*) Gen3 ze sprzętowym rdzeniem IP x16.
Maksymalnie cztery instancje PCIe* (PCI Express*) Gen4 ze sprzętowym rdzeniem IP x16 (P-Tile).
Maksymalnie trzy instancje sprzętowego rdzenia IP interfejsu Intel® UPI (Ultra Path Interconnect).
Obsługa sprzętowych rdzeni IP: MAC i PHY 100GE, RS-FEC.

Cztery różne moduły nadajników-odbiorników zgodnych z obecnymi i przyszłymi protokołami.
Nadajniki-odbiorniki dwufunkcyjne (Dual-mode) umożliwiają przełączanie schematów modulacji PAM4 i NRZ.
Maksymalnie 16 GB pamięci DRAM HBM2 w pakiecie przy 512 Gb/s

Adaptacyjne filtry CTLE (Continuous Time-Linear Equalization) i DFE (Decision Feedback Equalization) umożliwiają rozwiązanie problemów z aplikacjami dużego zasięgu.
Aparat kalibracji precyzyjnej kontroli integralności sygnałów (PreSICE)
Zarówno fizyczna podwarstwa kodowania (PCS), jak i interfejs nośników fizycznych (PMA) z funkcjami rekonfiguracji dynamicznej.

Pokaż więcej Pokaż mniej

Połączenia centralnych jednostek procesorowych (CPU), układów ASIC i produktów ASSP

Układy FPGA Intel® Stratix® 10 DX, wyposażone w sprzętowe i programowe bloki IP (Intellectual Property) interfejsów UPI i PCIe* Gen4, są przeznaczone dla aplikacji akceleracyjnych o dużej wydajności i coraz powszechniej używane w centrach danych, sieciach, chmurowym przetwarzaniu danych, testach i pomiarach.

Połączenie układu FPGA z wybranymi skalowalnymi procesorami Intel® Xeon® przy użyciu technologii Intel® UPI (Ultra Path Interconnect) umożliwia utworzenie spójnego interfejsu o małych opóźnieniach i dużej wydajności, a niespójny interfejs można utworzyć przy użyciu dowolnego urządzenia obsługującego magistralę PCIe* (PCI Express*) Gen4.

Cechy rozwiązania zapewniające łączność układów FPGA i SoC Intel® Stratix® 10:

Sprzętowe bloki IP (Intellectual Property) Intel® UPI w urządzeniach Intel® Stratix® 10, obsługujące programowe bloki IP Cache Agent i Home Agent.
Sprzętowe bloki IP (Intellectual Property) PCI Express Gen4 x16 z funkcjami takimi jak tryby podziału punktu końcowego lub portów głównych, wirtualizacja SR-IOV (Single-Root I/O Virtualization), urządzenie VIRTIO (Virtual I/O), wirtualizacja Intel® Scalable IOV (Scalable I/O Virtualization) i tryb obejścia warstwy transakcyjnej.

Interfejsy pamięci zewnętrznej

Urządzenia Intel® Stratix® 10 zapewniają szeregowe i równoległe interfejsy pamięci.

Interfejsy równoległe pamięci

Urządzenia Intel® Stratix® 10 oferują obsługę pamięci równoległej SDRAM DDR4 do 2666 Mb/s i wiele innych poniższych protokołów.

Sprzętowy kontroler pamięci zapewnia dużą wydajność przy niskim poborze mocy i obsługuje następujące komponenty:
- DDR4.
- DDR3/DDR3L.
- LPDDR3.
Wszechstronny kontroler programowy obsługuje następujące interfejsy pamięci:
- RLDRAM 3.
- QDR II+ / QDR II + Xtreme / QDR IV.
- Wybierz pamięć trwałą Intel® Optane™ DC.

Więcej informacji

Strona rozwiązań w zakresie obsługi interfejsów pamięci zewnętrznej

Bezpieczny menedżer urządzeń

W rodzinie urządzeń Intel® Stratix® 10 wprowadzono nowy menedżer urządzeń chronionych (SDM, Secure Device Manager), dostępny we wszystkich wariantach zagęszczenia komponentów i rodziny urządzeń. Menedżer SDM pełni funkcję centrum sterowania urządzeniem FPGA i kontroluje najważniejsze operacje, takie jak konfiguracja, ochrona urządzenia, reagowanie na pojedyncze przypadkowe zakłócenia (SEU, Single Event Upset) i zarządzanie zasilaniem. Menedżer urządzeń chronionych (SDM) tworzy jednolity, bezpieczny system zarządzania dla całego urządzenia, łącznie ze strukturą FPGA, sprzętowym systemem procesorowym (HPS) w układach SoC, wbudowanymi sprzętowymi blokami IP i blokami wejść/wyjść.

Przeczytaj podręcznik użytkownika zabezpieczeń urządzeń Intel® Stratix®

Najważniejsze usługi menedżera SDM

Umożliwia uruchamianie urządzenia w trybie użytkownika.
Obsługuje wczytywanie danych konfiguracji użytkownika.
Dekompresja strumieni bitów konfiguracji.

Uwierzytelnianie i autoryzacja strumieni bitów.
Deszyfrowanie strumieni bitów.
Bezpieczne dostarczanie i przechowywanie kluczy strumieni bitów.
Monitorowanie sabotaży.

Wykrywanie i korygowanie zakłóceń SEU.

Zarządza operacjami interfejsu SmartVID (Smart Voltage ID).
Monitoruje najważniejsze źródła zasilania.

Pokaż więcej Pokaż mniej

Najważniejsze zalety menedżera SDM

Dzięki dedykowanej konfiguracji zarządzania procesorem użytkownicy układów FPGA Intel® Stratix® 10 mogą kontrolować konfigurację logiki rdzeni układów FPGA lub SoC. Można też wybrać kolejność uruchamiania rdzenia FPGA i aplikacji procesora oraz opcję, w której pierwszy system zarządza sterowaniem konfiguracją drugiego systemu. Menedżer SDM zapewnia bardziej wszechstronną i zgodną z wymaganiami użytkownika kontrolę konfiguracji w porównaniu z układami FPGA i SoC poprzedniej generacji.

Korzystając z dedykowanego procesora w menedżerze SDM, można kontrolować sposób reagowania układu FPGA lub SoC na zakłócenia SEU i wykrycie sabotażu. Urządzenia Intel® Stratix® 10 obsługują też kasowanie urządzeń zgodnie ze skryptami użytkownika, w których reaktywne zerowanie danych może być reakcją na zagrożenie.

W urządzeniach Intel® Stratix® 10 zastosowano funkcję PUF (Physically Unclonable Function) zapewniającą najlepsze w branży zabezpieczenia kluczy szyfrowania strumieni bitów.

Urządzenia Intel® Stratix® 10 zawierają wbudowane czujniki temperatury i napięcia, wykrywające sabotaż układów FPGA lub SoC. Ponadto bezpieczny procesor w menedżerze urządzeń chronionych (SDM) umożliwia aktualizację procesu konfiguracji. Można wdrażać różne konfiguracje lub zaktualizowane procesy szyfrowania, jeżeli określony proces konfiguracji będzie nieefektywny w odniesieniu do danego profilu zagrożeń.

Urządzenia Intel® Stratix® 10 obsługują złożony asymetryczny schemat uwierzytelniania i autoryzacji kluczy. Można używać wielu kluczy do uwierzytelniania sekcji strumieni bitów i uwierzytelniać poszczególne strumienie bitów lub ich sekcje przy użyciu różnych kluczy. Można kontrolować uprawnienia autoryzowanych kluczy podpisywania oraz anulować i zastępować te klucze.

W urządzeniach Intel® Stratix® 10 zastosowano zaawansowany schemat szyfrowania strumieni bitów, umożliwiający minimalizację ilości danych szyfrowanych przy użyciu tego samego klucza. Można szyfrować sekcje strumieni bitów różnymi kluczami lub włączyć tryb aktualizacji kluczy, w którym klucze szyfrowania są automatycznie zmieniane w każdej sekcji strumienia bitów.

Opcje uwierzytelniania użytkowników i poleceń menedżera urządzeń chronionych (SDM) umożliwiły opracowanie nowej klasy bezpiecznych funkcji konserwacji dla rodziny urządzeń Intel® Stratix® 10. Dostępne są następujące funkcje:

Bezpieczna zdalna aktualizacja (uwierzytelniana).
Bezpieczna autoryzacja zwrotu produktów (RMA) urządzeń bez ujawniania kluczy użytkownika.
Bezpieczne debugowanie projektów i kodu procesorów ARM*.
Bezpieczne zarządzanie kluczami.

Pokaż więcej Pokaż mniej

Cyfrowe przetwarzanie sygnału (DSP)

Dzięki urządzeniom Intel® Stratix® 10 można projektować systemy przetwarzania sygnałów cyfrowych (DSP) wykonujące nawet 10 tera operacji zmiennoprzecinkowych na sekundę (TFLOPS) w trybie pojedynczej precyzji IEEE 754. Tę wyjątkową moc obliczeniową uzyskano dzięki sprzętowemu operatorowi zmiennoprzecinkowemu w każdym bloku DSP. To rozwiązanie zostało początkowo wprowadzone w rodzinie urządzeń Intel® Arria® 10, a obecnie zapewnia o rząd wielkości większą przepustowość w układach FPGA i SoC Intel® Stratix® 10. Przeczytaj wprowadzenie do bloków DSP w układach FPGA i SoC Intel® Stratix® 10.

Pobierz kartę katalogową rodziny produktów (PDF)

Blok DSP urządzenia Intel® Stratix® 10

Pokaż więcej Pokaż mniej

Blok tensora AI

Systemy akceleracji sztucznej inteligencji zaprojektowane przy użyciu układów FPGA Intel® Stratix® 10 NX mogą wykonywać nawet 143 INT8/Block operacji zmiennoprzecinkowych (Block FP16) TOPS/TFLOPS przy sprawności w przybliżeniu 1 TOPS/W lub 286 INT4/Block operacji zmiennoprzecinkowych (Block FP12) TOPS/TFLOPS przy sprawności w przybliżeniu 2 TOPS/W.³. Ten poziom mocy obliczeniowej można osiągnąć dzięki nowemu blokowi obliczeniowemu, zoptymalizowanemu dla sztucznej inteligencji, zwanemu AI Tensor Block. Architektura bloków AI Tensor Block zawiera trzy jednostki iloczynów skalarnych z dziesięcioma mnożnikami i akumulatorami (30 mnożników i 30 akumulatorów w każdym bloku). Architektura bloku AI Tensor Block jest dostosowana do typowego mnożenia macierzy lub mnożenia wektorów przez macierze, często używanego w obliczeniach związanych ze sztuczną inteligencją, i wykonuje operacje efektywnie zarówno na małych, jak i na dużych macierzach.

Blok AI Tensor Block układu FPGA Intel® Stratix® 10 NX

Mnożniki bloku AI Tensor Block funkcjonują z dokładnością podstawową INT8 i INT4, ale obsługują zmiennoprzecinkowe formaty numeryczne Block FP16 i Block FP12 przy użyciu sprzętu obsługującego wspólne wykładniki. Wszystkie sumy lub akumulacje można obliczać z pojedynczą precyzją INT32 lub IEEE754 zmiennoprzecinkową (FP32), a wiele bloków AI Tensor Block można łączyć kaskadowo w celu obsługi większych macierzy.

Ograniczanie zakłóceń SEU

Pojedyncze przypadkowe zakłócenia (SEU) to rzadkie, niezamierzone zmiany stanu elementów pamięci wewnętrznej, spowodowane przez promieniowanie. Zmiana stanu powoduje błąd niskiej wagi i nie dochodzi do trwałego uszkodzenia urządzenia.

Wskaźnik zakłóceń SEU w urządzeniach Intel® Stratix® 10 jest niski, ponieważ proces produkcyjny Tri-Gate 14 nm, opracowany przez firmę Intel, zapewnia wysoki poziom odporności na zakłócenia tego typu. Ponadto firma Intel umożliwia dokładne lokalizowanie zakłóceń w projekcie, dlatego można zaprojektować odpowiednią reakcję systemu.

Układy FPGA i SoC Intel® Stratix® 10 zapewniają wysoki poziom niezawodności i możliwość ograniczania zakłóceń SEU.

Zaawansowana detekcja zakłóceń SEU (ASD).
- Przetwarzanie z uwzględnieniem informacji o wrażliwości bitów.
- Oznakowanie hierarchii.
Odrzucanie błędów.
- Wykorzystanie do charakteryzowania i ulepszania projektów.

Więcej informacji

Ograniczanie pojedynczych przypadkowych zakłóceń (SEU)

Podręcznik użytkownika rdzenia IP Intel® ASD (Advanced SEU Detection) (INTEL_ADV_SEU_DETECTION)

Debugowanie zakłóceń SEU przy użyciu debuggera z funkcją iniekcji usterek

Wprowadzenie do pojedynczych przypadkowych zakłóceń (UPS; PDF)

Zrozumienie pojedynczych zakłóceń funkcjonalnych w projektach układów FPGA (PDF)

System HPS

Firma Intel jest liderem rynku układów SoC, dlatego w układach Intel® Stratix® 10 SoC zastosowała sprzętowy system procesorowy (HPS) nowej generacji, umożliwiający opracowanie najbardziej wydajnych i energooszczędnych układów SoC dostępnych w branży. Centralnym elementem systemu HPS jest czterordzeniowy klaster procesora ARM* Cortex*-A53 o dużej wydajności. Ten procesor zoptymalizowano w celu uzyskania ultrawysokiego wskaźnika wydajności na wat, dlatego zużycie energii jest nawet o 50% mniejsze w porównaniu z układami FPGA SoC poprzedniej generacji. System HPS zawiera też jednostkę zarządzania pamięcią systemu, jednostkę spójności pamięci podręcznej, sprzętowy kontroler pamięci i wbudowane urządzenia peryferyjne z wieloma funkcjami.

Narzędzia do projektowania układów SoC Intel® Stratix® 10

Pakiet Intel® FPGA SoC EDS (Embedded Development Suite) z oprogramowaniem ARM * DS 5* (Development Studio* 5) obsługuje układy SoC Intel® Stratix® 10, zapewniając heterogeniczne debugowanie, profilowanie i wizualizację całego mikroukładu. Pakiet SoC EDS ujednolica informacje związane z debugowaniem oprogramowania, uzyskane z centralnej jednostki procesorowej (CPU) i układu FPGA i prezentuje je w sposób uporządkowany w standardowym interfejsie użytkownika DS-5. Ten zestaw narzędzi zapewnia użytkownikom wyjątkowy poziom widoczności informacji związanych z debugowaniem i kontrolą, dlatego umożliwia znaczne zwiększenie produktywności.

Aby dowiedzieć się więcej, przejdź do strony układu SoC Intel® Stratix® 10.

Dodatkowe zasoby

Zobacz więcej materiałów związanych z urządzeniami Intel® FPGA, takich jak płyty deweloperskie, własność intelektualna, pomoc techniczna i nie tylko.