Funkcje niskiego poboru mocy układu FPGA z serii Stratix®

Wraz ze stałym zmniejszaniem rozmiarów technologii procesowych systemy zarządzania mocą i chłodzeniem stają się coraz istotniejsze, zwłaszcza w układach FPGA o wysokiej wydajności i gęstości. Aby zmniejszyć zużycie energii w nowych generacjach układów FPGA z serii Stratix®, w układzie Intel® FPGA rozwinięto kilka nowych technologii. Główne technologie redukcji poboru mocy (dostępne w układach FPGA Stratix® III i późniejszych rodzinach) to:

Programowalna technologia zasilania

Najnowsze układy FPGA z serii Stratix® zawierają programowalną technologię zasilania, aby zminimalizować zużycie energii i zapewnić najwyższą wydajność, tam, gdzie jest potrzebna. Rysunek 1 zawiera informacje o tym, jak programowalna technologia zasilania działa na poziomie logiki bloków, pamięci oraz cyfrowego przetwarzania sygnału (DSP).

Rysunek 1. Standardowa struktura układu FPGA w porównaniu ze strukturą układu FPGA z serii Stratix® z programowalną technologią zasilania

  • W standardowych układach FPGA wszystkie bloki logiczne są zaprojektowane z myślą o działaniu tylko jednej szybkości (najwyższej możliwej) (jak pokazane na żółtych blokach), co skutkuje nadmiernym zużyciem energii.
  • W projekcie FPGA dla bardzo niewielu ścieżek (średnio tylko 20%) czas ma znaczenie krytyczne. Wykorzystując programowalną technologię zasilania wszystkie bloki logiczne w macierzy, z wyjątkiem tych oznaczonych jako krytyczne czasowo, ustawione są w trybie niskiego poboru mocy (jak pokazane na niebieskich blokach). Dzięki temu, że tylko nieliczne bloki logiczne o krytycznym znaczeniu czasowym są ustawione w trybie szybkim, programowalna technologia zasilania umożliwia układom FPGA z serii Stratix® dostarczanie najniższej mocy i najwyższej wydajności.

W przypadku dowolnego projektu oprogramowanie Quartus® II określa luz dostępny w każdej ścieżce obwodu, aby automatycznie ustawić tranzystory (w obrębie bloków) na odpowiedni tryb — wysokiej wydajności lub niskiej mocy — poprzez regulację napięcia wstecznego polaryzacji tranzystora. Dzięki temu tranzystor trudniej się włącza, co minimalizuje podprogowy wypływ prądu i niepożądaną moc statyczną. Rysunek 2 bardzo ogólnie przedstawia sposób, w jaki oprogramowanie Quartus® II steruje tranzystorami w celu przełączania się między trybem wysokiej wydajności i trybem niskiego poboru mocy.

Rysunek 2. Oprogramowanie Quartus® II minimalizuje pobór mocy i maksymalizuje wydajność

Na przykład oto jak oprogramowanie Intel® Quartus® II ustawia tranzystor NMOS w rdzeniu układu FPGA z serii Stratix®:

  • Tryb niskiego poboru mocy — oprogramowanie Quartus® II zmniejsza napięcie wsteczne polaryzacji (dzięki czemu jest bardziej negatywne), co sprawia, że tranzystor trudniej jest włączyć. Skutkuje to mniejszą liczbą nieszczelnych tranzystorów i oszczędza energię w większości ścieżek projektowych.
  • Tryb wysokiej wydajności — Oprogramowanie Quartus® II zwiększa napięcie wsteczne polaryzacji (dzięki czemu jest mniej negatywne), co ułatwia włączanie tranzystora w kilku ścieżkach krytycznych czasowo, aby ułatwić spełnienie określonych ograniczeń czasowych projektu i zapewnić jego maksymalną wydajność

DDR3 i dynamiczna wbudowana terminacja (OCT)

Najnowsze generacje układów FPGA z serii Stratix®, dzięki funkcji poziomowania odczytu/zapisu, z łatwością łączą się z pamięciami DDR3 1 działającymi przy napięciu 1,5 V, co pozwala na zmniejszenie statycznego poboru mocy o 30 procent w porównaniu z pamięciami DDR2 przy napięciu 1,8 V.

Ponadto dynamiczna terminacja OCT dodatkowo zmniejsza zużycie energii statycznej na typowym 72-bitowym DIMM (72 DQ i 18 pinów DQS) poprzez dynamiczne włączanie i wyłączanie terminacji seryjnej (RS) i terminacji równoległej (RT) podczas przesyłania danych (zob. rysunek 3). Na przykład, łącząc efekty spadku napięcia DDR3 i DOCT, układ FPGA Stratix® IV, na typowym 72-bitowym DIMM, obniża moc statyczną równoległego OCT o 65% przy 1,067 Mb/s w porównaniu do standardowego układu FPGA.

Rysunek 3. Dynamiczne OCT do interfejsu pamięci

  • Podczas cyklu zapisu RS jest włączana, a RT jest wyłączana, aby dopasować impedancję linii.
  • Podczas cyklu odczytu RS jest wyłączana, a RT jest włączana, gdy układ FPGA z serii Stratix® wdraża terminację odległego końca magistrali

Dodatkowe informacje na temat DDR3 i dynamicznej terminacji OCT można znaleźć w szczegółowym raporcie dotyczącym zarządzania energią i zalet 40 nm (PDF).

Technologie procesowe i obwodowe

Układy FPGA Stratix® III oraz nowsze serie Stratix® wykorzystują najnowsze techniki procesowe i obwodowe, oraz znaczące innowacje w układach i architekturze, aby zminimalizować zużycie mocy, jednocześnie zapewniając najwyższą wydajność wszystkich układów FPGA. Niektóre użyte technologie obejmują tranzystory wieloprogowe, tranzystory o zmiennej długości bramki, dielektryki o niskim współczynniku K, potrójną bramkę tlenkową (TGO), superszczupłą bramkę tlenkową i naprężony krzem. Dodatkowe informacje na temat tych technologii procesowych i obwodowych można znaleźć w szczegółowym raporcie dotyczącym zarządzania energią i zalet 40 nm (PDF).

Narzędzie PowerPlay do analizy i optymalizacji zasilania

Narzędzie do analizy i optymalizacji mocy PowerPlay oprogramowania Quartus® II ułatwia ograniczenie do minimum całkowitego poboru mocy projektów. Układy Intel® FPGA zaczęły oferować zaawansowane możliwości optymalizacji mocy w oprogramowaniu Quartus® II w 2005 r. i od razu zapewniło to średnio 25-procentową redukcję mocy dynamicznej w projektach naszych klientów.

Od tego czasu narzędzie PowerPlay do analizy i optymalizacji mocy zostało ulepszane poprzez dodanie możliwości inteligentnego podejmowania decyzji co do syntezy, rozmieszczenia i trasowania. Obecnie, dzięki współpracy z programowalną technologią zasilania w krzemie układów z serii Stratix®, możliwości optymalizacji poboru mocy narzędzia PowerPlay w zakresie minimalizacji zużycia energii są lepsze, niż kiedykolwiek wcześniej. Dowiedz się więcej na stronie internetowej optymalizacji zasilania układów FPGA Stratix® III.