W tym artykule znajdują się informacje na temat pamięci cache L3 skalowalnego procesora Intel® Xeon® i dlaczego wartość ta jest wyższa niż pamięć podręczna L1.
Istnieje różnica między pamięcią cache a Intel® Xeon® E5 i Intel® Xeon® skalowalnymi.
Oczekuje się innej hierarchii pamięci cache. Hierarchia pamięci podręcznej została zmieniona w architekturze nowszej rodziny Intel® Xeon® skalowalnych procesorów.
Jakie są zmiany w hierarchii pamięci cache?
W wcześniejszych architekturach (takich jak rodzina Intel® Xeon® E5 v4):
- Pamięć cache średniego poziomu (MLC lub też L2) wynosi 256 KB na rdzeń.
- Ostatnim poziomem pamięci cache (zwanym też L3) była współdzielona, włącznie pamięć podręczna o rozmiarze 2,5 MB na rdzeń.
W architekturze rodziny skalowalnych procesorów Intel® Xeon® hierarchia pamięci podręcznej uległa zmianie w celu zapewnienia większego MLC o pojemności 1 MB na rdzeń oraz mniejszego współdzielone 1,375 MB LLC na rdzeń. Większy mlc zwiększa wskaźnik trafienia w MLC, czego efektem jest mniejsze opóźnienie wydajnej pamięci, a także mniejsze zapotrzebowanie na sieci mesh interconnect i LLC. Przejście na non-inclusive cache dla LLC pozwala na efektywniejsze wykorzystanie ogólnej pamięci cache w chipie w porównaniu z pamięcią podręczną włącznie.
Dodatkowe informacje można znaleźć w sekcji Zmiany w hierarchii pamięci podręcznej w przeglądzie technicznym rodzinyskalowalnych procesorów Intel® Xeon® .
