Identyfikator artykułu: 000073880 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 06-06-2019

Jaka jest tolerancja timingu TX_CLK okresu zegara RGMII w arkuszu danych urządzenia Arria® V?

Środowisko

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Z powodu problemu w arkuszu danych urządzenia Arria® V wartość min/max dla okresu TX_CLK nie jest pod warunkiem, w tabeli parametrów timingów Kontrolera dostępu do multimediów (EMAC) Ethernet w sekcji specyfikacji HPS.

    Rozwiazanie

    Poniżej przedstawiono specyfikacje Tclk Min/Max.

    Symbol

    Opis

    Min

    Typowe

    Max

    Jednostki

    Tclk(1000Base-T)

    TX_CLK okres zegara

    7.2

    8.0

    8.8

    Ns

    Ten problem ma zostać naprawiony w przyszłej wersji danych z urządzeniami Cyclone® V/Arria® V.

    Podobne produkty

    Ten artykuł dotyczy 2 prod.

    FPGA Arria® V ST SoC
    FPGA Arria® V SX SoC

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.