Identyfikator artykułu: 000073951 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 12-08-2021

Dlaczego częstotliwość zegara Cyclone® V HPS EMAC emac* _tx_clk eksportowana do struktury FPGA przedstawionej w analizie timingów jako 100 MHz?

Środowisko

  • Intel® Quartus® Prime Standard Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Ze względu na problem z oprogramowaniem Intel® Quartus® Prime Starndard Edition w wersji 20.1 i wcześniejszej, można znaleźć częstotliwość zegara GMII na 100 MHz przy włączeniu HPS EMAC i przekierowywać ją do FPGA w Cyclone® V SoC.

    Rozwiazanie

    Aby rozwiązać ten problem w systemie HPS SoC Cyclone® V, należy poprawić okres emac*_tx_clk od 10 do 8 sieci w cv_soc_rgmii_5csxfc6_hps_0_fpga_interfaces.sdc.

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    FPGA Cyclone® V i SoC

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.