Identyfikator artykułu: 000074184 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 05-11-2013

Dlaczego mój interfejs kontrolera DDR2 UniPHY jest w 50% wydajny w przypadku poleceń odczytu lub zapisu back-to-back?

Środowisko

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Wysokowydajny kontroler II (HPCII) używany przez rdzenie DDR2 UniPHY i ALTMEMPHY, wraca do poleceń odczytu/zapisu na każdym innym cyklu zegara kontrolera (afi_clk).

    Jeśli dla kontrolera z połowiową szybkością ustawiona jest długość serii ustawiona na 4, kontroler wykorzysta jedynie 50% maksymalnej wydajności magistrali. Jest to oczekiwane zachowanie kontrolera z połowiową prędkością dla długości serii 4 implementacji.

    Rozwiazanie

    Istnieją dwa obejścia:

    1. Użyj pełnego kontrolera HPCII, gdy ustawisz długość serii na 4.
    2. Przy ustawianiu długości serii na 8 użyj energooszczędnego kontrolera HPCII.

    Podobne produkty

    Ten artykuł dotyczy 8 prod.

    FPGA Stratix® IV GX
    FPGA Stratix® V GX
    FPGA Stratix® IV GT
    FPGA Stratix® IV E
    FPGA Stratix® V GS
    FPGA Stratix® V GT
    FPGA Stratix® V E
    Stratix® III FPGA

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.