Identyfikator artykułu: 000074378 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 21-10-2019

Dlaczego podczas symulacji ip Intel® Stratix® eSRAM 10 FPGA widzę nieprawidłowe opóźnienia odczytu?

Środowisko

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Podczas symulacji Intel® Stratix® eSRAM Intel® Stratix® 10 FPGA IP może występować nieprawidłowe opóźnienie odczytu, ponieważ IP wywołuje symulację bloku CPA modelu bramek, co może spowodować naruszenie blokady interfejsu PHY.

    Rozwiazanie

     

    Aby obejść ten temat w symulacji, wykonaj następujące czynności.

    1. Otwórz IP_generated_dir/esram_<>/sim/<>_esram_191_<>.sv

    2. Szukaj defparam fourteennm_cpa_component.pa_sim_mode = "długi";

    3. Zmiana na defparam fourteennm_cpa_component.pa_sim_mode = "short";

     

    Ten problem został naprawiony począwszy od oprogramowania Intel® Quartus® Prime Pro Edition w wersji 20.1.

    Podobne produkty

    Ten artykuł dotyczy 2 prod.

    FPGA Intel® Stratix® 10 MX
    FPGA Intel® Stratix® 10 TX

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.