Identyfikator artykułu: 000074445 Typ materiałów: Komunikaty o błędach Ostatnia zmiana: 07-06-2019

Błąd (15065): inclk portu wejściowego zegara[0] PLL <pll instance="" name=""> muszą być napędzane przez niewkrępowany pin wejściowy lub inny PLL, opcjonalnie przez blok sterowania zegarem</pll>

Środowisko

  • Intel® Quartus® Prime Lite Edition
  • Intel® Quartus® Prime Standard Edition
  • Układ FPGA Intel® IP wewnętrznego oscylatora
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Ten błąd może być widoczny w oprogramowaniu Intel® Quartus® Prime Standard Edition, gdy wejście zegara referencyjnego pętli zamkniętej etapowo (PLL) jest podłączone do wyjścia wewnętrznego oscylatora IP w urządzeniach Intel MAX® 10.

    Rozwiazanie

    Aby uniknąć tego błędu, nie należy zasilać wejścia zegara referencyjnego pętli zamkniętej etapowo (PLL) wyjściem wewnętrznego ip oscylatora.

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    Układy Intel® MAX® 10 FPGA

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.