Opis
Opóźnienie trasowania skanku z tablicy logicznej do PLL może być większe niż opóźnienie trasowania scandata z tablicy logicznej do PLL. W związku z tym należy chronić swój projekt przed pozytywnym czasem wstrzymania. Taktowanie scandata od opadającej krawędzi scanclk chroni przed pozytywnym czasem wstrzymania, dając czas konfiguracji pół cyklu i pół cyklu wstrzymania. Analizator timingów Quartus® II nie wykrywa inwersji na scanclku, gdy jest dostarczany przez altpll_reconfig.
Aby nie pozwolić analizatorowi timingów Quartus® II na zgłaszanie naruszeń czasu wstrzymania za pomocą megafunction altpll_reconfig, zrób inwersję ustawienia zegara w rejestrze skanowym zasilanym skanclkiem.
Więcej informacji na temat dokonywania ustawień zegara można znaleźć w sekcji TimeQuest Timing Analyzer (PDF) lub w sekcji Classic Timing Analyzer (PDF) w tomie 3 podręcznika Quartus® II.
