Identyfikator artykułu: 000075144 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 30-06-2014

Projekty systemów HPS Arria v i Cyclone V mogą nie zostać skompilowane za pomocą NC-Sim

Środowisko

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problem krytyczny

    Opis

    Problem ten dotyczy interfejsów HPS Arria V i Cyclone V.

    Symulator NC-Sim wymaga, aby każdy plik zawierał czas dyrektywa w sprawie skali. Niektóre pliki Altera Verilog lub System Verilog w przypadku symulacji HPS może brakować wymaganej skali czasu.

    Rozwiazanie

    Obejście tego problemu polega na dodaniu następujących elementów do każdego pliki, których brakuje w dyrektywie w sprawie skalowania czasu:

    timescale 1 ps / 1 ps

    Ten problem zostanie naprawiony w przyszłej wersji.

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    FPGA Arria® V i SoC

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.