Identyfikator artykułu: 000075406 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 31-10-2017

Dlaczego podczas korzystania z IOPLL IP do trybu zewnętrznego PLL LVDS widzę porty nadmiarowe lvds_clk i wczytywania?

Środowisko

  • Intel® Quartus® Prime Pro Edition
  • PLL
  • Układ FPGA Intel® IP IOPLL
  • Układ FPGA Intel® IP LVDS SERDES
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Ze względu na problem w oprogramowaniu Intel® Quartus® Prime w wersji 17.1 generacja IP IOPLL dla zewnętrznego trybu PLL LVDS skutkuje dwoma portami wyjściowymi lvds_clk i obciążenia.

    Jeśli opcja włączenia LVDS_CLK/LOADEN0 jest włączona, RTL nieprawidłowo zawiera pięć portów wyjściowych.

     

     

    Rozwiazanie

    Ten problem został naprawiony począwszy od oprogramowania Intel® Quartus® Prime Pro/Standard Edition wersji 19.3.

    Podobne produkty

    Ten artykuł dotyczy 2 prod.

    FPGA Intel® Stratix® 10 GX
    FPGA SoC Intel® Stratix® 10 SX

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.