Identyfikator artykułu: 000075419 Typ materiałów: Komunikaty o błędach Ostatnia zmiana: 10-10-2018

Ostrzeżenie (16817): werilog HDL w stanie alt_etipc3_nphy_elane.v (12698)

Środowisko

  • Intel® Quartus® Prime Pro Edition
  • Układ FPGA Intel® IP sieci Ethernet 25 G
  • Układ FPGA Intel® IP sieci Ethernet 100 G o niskim opóźnieniu do Arria® 10 i Stratix® V
  • Układ FPGA Intel® IP MAC sieci Ethernet 10 G
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problem krytyczny

    Opis

    Ostrzeżenie może być wyświetlane powyżej z powodu kolizji modułu podczas kompilowania projektu z wieloma instancjami twardego IP cewki Intel® Stratix® 10 E do Intel FPGA IP Ethernet.

    Jeśli wiele instancji twardego IP cewki E do Intel FPGA IP Ethernetu jest używanych z różnymi konfiguracjami w ramach tego samego projektu Intel® Quartus® Prime, projekt może skompilować nieprawidłowo, co może również spowodować błędy instalatora.

    Użytkownicy zobaczą ostrzeżenia dotyczące kompilacji, w których ustawienia modułów o tej samej nazwie są nadpisywane zarówno w kompilacji Intel Quartus Prime, jak i podczas kompilacji symulacyjnej.

    Rozwiazanie

    Ten problem ma zostać naprawiony w przyszłej wersji oprogramowania Intel Quartus Prime.

    Podobne produkty

    Ten artykuł dotyczy 2 prod.

    FPGA Intel® Stratix® 10 MX
    FPGA Intel® Stratix® 10 TX

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.