Identyfikator artykułu: 000075530 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 18-12-2018

Dlaczego technologia Intel® Reed Solomon FPGA IP Core o dużej prędkości generuje nieprawidłowy zestaw symboli czeku dla moich danych?

Środowisko

  • Intel® Quartus® Prime Pro Edition
  • Koder/dekoder Reeda-Solomona o dużej szybkości do układu FPGA Intel® IP IP-RSCODEC-HS
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Ze względu na problem z generacją źródła RTL rdzenia IP High Speed Intel® Reed Solomon FPGA IP, jeśli parametr "Hyper-optimization" jest ustawiony na "Wysoki", IP wygeneruje nieprawidłowy zestaw symboli czeku dla przychodzącego ładunku danych.
     

    Rozwiazanie

    Aby rozwiązać ten problem, ustaw parametr "Hyper-optimization" na "Niski".

    Ten problem ma zostać naprawiony w przypadku przyszłej wersji rdzenia IP High Speed Intel® Reeda Solomona FPGA.This problem is schedule to be fixed on a future release of the High Speed Intel Reed® Solomon FPGA IP Core.

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    FPGA Intel® Stratix® 10 i SoC

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.