W przypadku korzystania z urządzeń o niskim opóźnieniu lub natywnego PHY, trybu podstawowego 10 G PCS w Stratix® V GX lub Arria® V GZ, może występować nadmierne opóźnienia odbiornika w następujących warunkach:
-
Bit Slip jest wybrany jako tryb wyrównania programu Word
-
Współczynniki gearbox są skonfigurowane dla 66:40, 64:32 lub 50:40.
W przypadku konfiguracji PHY nadajnika-odbiornika powyżej opóźnienie w pętli w obie strony może wzrosnąć o 1–23 dodatkowe równoległe cykle zegara, jeśli port rx_bitslip jest przełączany więcej niż FPGA szerokość interfejsu sieci szkieletowej —1 razy.
Aby rozwiązać ten problem, nie należy przełączać portu rx_bitslip więcej niż szerokość interfejsu FPGA fabric -1 razy w przypadku powyższych konfiguracji PHY nadajnika-odbiornika.
Altera zaleca łączenie impulsów rx_bitslip przez co najmniej 20 równoległych cykli zegara, uwzględniając opóźnienia potoku PCS nadajnika-odbiornika.
Alternatywnym sposobem obejścia jest korzystanie z funkcji rx_clkslip w natywnej funkcji PHY.