Identyfikator artykułu: 000076022 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 24-11-2013

VCS generuje to ostrzeżenie podczas symulacji funkcjonalnej ip kontrolerów DDR, DDR2 i DDR3 SDRAM High Performance Controller II. To ostrzeżenie pojawia się, ponieważ kod łączy 1-bitową LSB 4-bitowej magistrali z wejściem 2-bitowym

Środowisko

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Opis

VCS generuje to ostrzeżenie podczas symulacji funkcjonalnej ip kontrolerów DDR, DDR2 i DDR3 SDRAM High Performance Controller II.

 

To ostrzeżenie wyświetla się, ponieważ kod łączy 1-bitową wartość LSB 4-bitowej magistrali z wejściem 2-bitowym, więc bit 2 wpisu clk_reset scan_din nie jest wyświetlany.  Sekwencer poziomy nie wykorzystuje łańcuchów skanowania na mem_clks. Nie ma to znaczenia dla projektu niewyrównanego (tj. DDR2), ponieważ nie korzysta on z łańcuchów skanowania. W związku z tym ten komunikat może być bezpieczny.

 

Ostrzeżenie-[PCWM-W] niedopasowanie szerokości portu &ltpath_name>/SdramController_PLL_Master_phy_alt_mem_phy.v, 1395"clk". Następujące wyrażenie 1-bitowe jest podłączone do portu 2-bitowego "scan_din" modułu "SdramController_PLL_Master_phy_alt_mem_phy_clk_reset", instancji "clk" Expression: scan_din[0] użyj lint=PCWM, aby uzyskać więcej informacji

Podobne produkty

Ten artykuł dotyczy 3 prod.

FPGA Stratix® IV GX
FPGA Stratix® IV GT
FPGA Stratix® IV E

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.