Identyfikator artykułu: 000076149 Typ materiałów: Komunikaty o błędach Ostatnia zmiana: 16-07-2013

Ostrzeżenie krytyczne (176575): nie może wdrożyć PLL górnej/dolnej lub lewej/prawej <pll name="">, ponieważ zegar wejściowy PLL korzysta ze standardowego standardu we/wy LVDS i ma częstotliwość 800 MHz. Jednak urządzenie obsługuje jedynie c...

Środowisko

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Ten błąd występuje podczas próby przypisania szybkości przełączania na poziomie 800 MHz lub większej oraz przypisania we/wy LVDS do pinu zegara w urządzeniach Stratix® IV o gęstości 820, 530, 360 i 290.

    W tabeli 1-42 z charakterystyką DC i przełączania dla urządzeń Stratix IV (PDF) wskazano, że dla urządzenia klasy prędkości -2/2X 800 MHz jest obsługiwane w przypadku fHSCLK_in (częstotliwość zegara wejściowego) rzeczywistych różnicowych standardów we/wy.  Nie dotyczy to urządzeń o większej gęstości wymienionych powyżej.

    Rozwiazanie W tabeli 1–42 ustalono, że 762 MHz jest maksymalną częstotliwością obsługiwaną w urządzeniach o większej gęstości.

    Podobne produkty

    Ten artykuł dotyczy 3 prod.

    FPGA Stratix® IV GT
    FPGA Stratix® IV GX
    FPGA Stratix® IV E

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.