Identyfikator artykułu: 000076184 Typ materiałów: Komunikaty o błędach Ostatnia zmiana: 15-11-2011

Komunikat błędu dla cykli automatycznego wyłączania zasilania nie wskazuje prawidłowego zakresu

Środowisko

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problem krytyczny

    Opis

    Do interfejsów pamięci zewnętrznych ukierunkowanych na interfejs pamięci twardej zasoby Arria urządzeń Arria V lub Cyclone V, jeśli podasz nieprawidłową funkcję automatyczną Wartość cykli wyłączania zasilania: 51 lub więcej, komunikat błędu wydaje się, ale nie wpływa na zakres prawnych wartości. Również nie będzie w stanie wygenerować projektu.

    Ten problem dotyczy ukierunkowania na interfejsy DDR2 i DDR3 oparte na UniPHY Arria V lub Cyclone V z parametrem Włącz interfejs pamięci twardej jest włączona.

    Ten problem zostanie naprawiony w przyszłej wersji DDR2 i Kontroler DDR3 SDRAM z UniPHY.

    Rozwiazanie

    Ten problem nie ma możliwości obejścia.

    Podobne produkty

    Ten artykuł dotyczy 2 prod.

    FPGA Cyclone® V i SoC
    FPGA Arria® V i SoC

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.