Identyfikator artykułu: 000076291 Typ materiałów: Komunikaty o błędach Ostatnia zmiana: 25-06-2020

Ostrzeżenie(16817): ostrzeżenie Verilog HDL na stronie iopll.v(30): nadpisania wcześniejszej definicji modułu iopll

Środowisko

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Ze względu na problem w Intel® FPGA IP eSRAM w oprogramowaniu Intel Quartus® Prime Pro wersji 19.3 i wcześniejszych, jeśli Twój projekt korzysta z dwóch eSRAM, po analizie i syntezie zobaczysz ten komunikat ostrzegawczy:

    Ostrzeżenie(16817): ostrzeżenie Verilog HDL na stronie iopll.v(30): nadpisania wcześniejszej definicji modułu iopll

     

    Jeśli oba eSRAM mają te same parametry PLL (częstotliwość zegara referencyjnego PLL i częstotliwość zegara pożądana przez PLL), komunikat ostrzegawczy może zostać wysuszony.

    Jeśli oba eSRAM mają różne parametry PLL, po kompilacji zostaną one ustawione na te same częstotliwości PLL pobrane z jednego z parametrów IP eSRAM. Zapoznaj się z raportem Quartus Fitter > podsumowanie wykorzystania PLL > planu planu, aby obserwować wdrożone częstotliwości PLL I/O eSRAM.

    Rozwiazanie

    Ten problem został naprawiony począwszy od oprogramowania Intel® Quartus® Prime Pro Edition w wersji 20.1.

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    FPGA Intel® Stratix® 10 MX

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.