Poniższy błąd instalatora występuje, jeśli tworzenie inicjalizacji megawizardowego® menedżera wtyczek ALT2GXB w skompilowanym projekcie ma następującą konfigurację. Kanał jest całkowicie dwukierunkowy lub jest odbierany jedynie, włączone są wewnętrzne kanały lub interfejs kanału, a częstotliwość zegara wejściowego określona w megawizardze ALT2GXB jest większa niż 325 MHz. Ten błąd nie występuje w konfiguracji wyłącznie dla TX.
Błąd instalatora oprogramowania Quartus® II: "nie można dodać rozdzielacza GXB REFCLK po sygnale "rx_cruclk[0]", ponieważ zasila port wysypu gxb odbiornika alt2gxb:alt2gxb_component| channel_rec[0].receive", który wykorzystuje interfejs kanału lub rekonfigurację wewnętrznych kanałów"
Aby obejść ten błąd, skorzystaj z poniższej procedury.
1. Zmień częstotliwość zegara wejściowego (>325 MHz) w megawizardze ALT2GXB na połowę wartości.
2. Utworzyć na swoim projekcie kod rozdzielacza REFCLK (pokazano poniżej) i połączyć dane wyjściowe rozdzielacza REFCLK z portami wejściowymi zegara ALT2GXB.
W przypadku konfiguracji dwukierunkowej podłącz dane wyjściowe rozdzielacza REFCLK do portów wejściowych zegara ALT2GXB. Jeśli określona częstotliwość zegara wejściowego na ekranie "ogólnym" megawizardu ALT2GXB jest większa niż 325 MHz, podłącz wyjście rozdzielacza REFCLK do portów "pll_inclk" i "rx_cruclk" tworzenia inicjalizacji ALT2GXB. Jeśli powyższa częstotliwość jest określona na ekranie "RECONFIG", podłącz wyjście rozdzielacza REFCLK do portów "pll_inclk_alt" i "rx_cruclk_alt".
Przykładowo, jeśli konfiguracja dwukierunkowa jest pełna i jeśli na ekranie megawizardu ALT2GXB wskazano 390,625 MHz, zmień częstotliwość na 195,3125 MHz i połącz wyjście rozdzielacza REFCLK z portami pll_inclk i rx_cruclk ALT2GXB.
W przypadku tworzenia inicjalizacji ALT2GXB wyłącznie dla odbierania zmień częstotliwość wejściową (>325 MHz) w megawizardzie na połowę wartości i podłącz wyjście rozdzielacza REFCLK do portów rx_cruclk lub rx_cruclk_alt na podstawie wprowadzanych referencyjnych ustawień częstotliwości zegara na ekranie "Ogólne" lub "Reconfig" w Megawizard.
Poniższy kod jest przykładowym kodem rozdzielacza REFCLK w verilogu i VHDL.
Kod ------ Verilog do podziału zegara---------
moduł my_refclk_div (w, wyj.);
wejście;
wyjścia;
stratixiigx_hssi_refclk_divider my_refclk_divider (
.inclk(w),
.clkout(wył.));
defparam my_refclk_divider.enable_divider = "true";
defparam my_refclk_divider.divider_number = 0;
defparam my_refclk_divider.refclk_coupling_termination = "normal_100_ohm_termination";
moduł końcowy
-----End
--VHDL Kod do podziału zegara----
BIBLIOTEKA ieee;
UŻYJ ieee.std_logic_1164.all;
JEDNOSTKA my_refclk_divider IS
PORTU
(
wklęsłość: w std_logic;
outclk: out std_logic
);
my_refclk_divider końcowe;
architektura clock_div my_refclk_divider jest
komponent stratixiigx_hssi_refclk_divider IS
OGÓLNY (
enable_divider: STRING:= "true";
divider_number: LICZBA CAŁKOWITA: = 0; -- 0 lub 1 dla logicznej numerowania
refclk_coupling_termination: STRING:= "normal_100_ohm_termination"
);
PORT (
inclk: IN STD_LOGIC;
clkout: out STD_LOGIC);
komponent END stratixiigx_hssi_refclk_divider;
Rozpocząć
clk_divider: stratixiigx_hssi_refclk_divider
mapa portu
(
inclk => inclk,
clkout => outclk
);
architektura końcowa;
