Identyfikator artykułu: 000076490 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 05-05-2021

Dlaczego ip mapowanego IP mojego Intel® FPGA cewki P Avalon® do punktu końcowego PCI Express* wykazuje niższą wydajność odczytu w wersji 19.3 Intel® Quartus® Prime Pro?

Środowisko

  • Intel® Quartus® Prime Pro Edition
  • Twardy IP Avalon-MM Intel® Stratix® 10 do PCI Express*
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    IP mapowanego Intel® FPGA cewki P Avalon® do PCI Express* obsługuje do 64 zaległych zapytań przy maksymalnym rozmiarze żądania odczytu 512 bajtów w przypadku Intel® Quartus® Prime Pro w wersji 19.3. Jeśli opóźnienie w obie strony (czas od odczytu pamięci do zakończenia) jest większe niż 1,5 nas, liczba nierozstrzygowanych zapytań może nie wystarczyć do nasycenia przepustowości odczytu.

    Rozwiazanie

    Ten problem został naprawiony począwszy od oprogramowania Intel® Quartus® Prime Pro Edition w wersji 21.3.

    Podobne produkty

    Ten artykuł dotyczy 2 prod.

    FPGA i FPGA SoC Intel® Agilex™ z serii F
    FPGA Intel® Stratix® 10 DX

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.