Aby zminimalizować zakłócenia podczas korzystania z rdzenia IP mac o niskim opóźnieniu 10 G na urządzeniach Intel® Arria® 10, należy zadbać o to, aby pętla pll (PLL) z zaawansowanym nadawaniem (ATX) i ułamkową PLL (fPLL) została umieszczona bezpośrednio z referencyjnego bufora zegara bez przechodzenia przez sieć zegara referencyjnego.
W celu uzyskania najlepszej wydajności zakłócenia firma Intel zaleca ustawienie zegara referencyjnego taktowania jak najbardziej zbliżonego do nadawania PLL.
Użyj dedykowanego pinu zegara referencyjnego w tym samym banku nadajnika-odbiornika.
W każdym banku nadajnika-odbiornika dostępne są dwa dedykowane piny zegara referencyjnego (refclk). Dolne piny refclk bezpośrednio zasilają dolne PLL ATX, fPLL i PLL CMU. Górny styk refclk bezpośrednio zasila górną pll ATX, fPLL i PLL CMU.
Użyj ograniczenia lokalizacji, aby upewnić się, że PLL ATX i fPLLs znajdują się w optymalnej górnej lub dolnej lokalizacji, zbieżnej z wybranym dedykowanym pinem.
