Identyfikator artykułu: 000076533 Typ materiałów: Informacje o produkcie i dokumentacja Ostatnia zmiana: 23-09-2020

Jak mogę wykorzystać port channel_reset w IP Intel® Stratix® 25 G Ethernet 10 FPGA?

Środowisko

  • Intel® Quartus® Prime Pro Edition
  • Układ FPGA Intel® IP sieci Ethernet 25 G
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Z powodu błędu w | UG-20109 2020.04.13 nie ma opisu portu channel_reset dla ip 25 G Ethernet Intel® Stratix® 10 FPGA IP. Port channel_reset to wejście resetowania dostępne jedynie w przypadku zaznaczania opcji Włącz dynamiczne przełączanie prędkości 10 G/25 G. Zanim rozpoczniesz rekonfigurację między prędkościami, zwieraj ten sygnał, aby utrzymać ścieżki danych TX/RX w stanie resetowania.

    Rozwiazanie

    Te brakujące informacje zostały dodane w | UG-20109 2020.07.29.

    Podobne produkty

    Ten artykuł dotyczy 4 prod.

    FPGA Intel® Stratix® 10 MX
    FPGA Intel® Stratix® 10 TX
    FPGA SoC Intel® Stratix® 10 SX
    FPGA Intel® Stratix® 10 GX

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.