Podczas kompilowania projektu z Intel® FPGA IP JESD204C w trybie bazowym możesz zobaczyć niektóre lub wszystkie komunikaty ostrzegawcze poniżej w wersji 20.1 lub 20.2 Intel® Quartus® Prime Pro Edition.
Identyfikator wiadomości | Tekst wiadomości |
17897 | Nie znaleziono docelowego okresu zegara odpowiadającego przypisaniu set_net_delay z "[get_keepers {mac_tx|j204c_tx_base_inst|j204c_tx_gearbox_inst|tx_gb[0].j204c_tx_gb_perlane_inst|tx_gb_fifo_inst|j204c_tx_dcfifo132b_m20k|dcfifo_component|auto_generated|delayed_wrptr_g*}]" na "[get_keepers {mac_tx|j204c_tx_base_inst|j204c_tx_gearbox_inst|tx_gb[0].j204c_tx_gb_perlane_inst|tx_gb_fifo_inst|j204c_tx_ dcfifo132b_m20k|dcfifo_component|auto_generated|rs_dgwp|dffpipe*|dffe*}]". To przypisanie zostanie wyeksłane. |
332182 | Nie znaleziono żadnej ścieżki odpowiadającej przypisaniu "set_max_skew "od [get_keepers {mac_tx|j204c_tx_base_inst|j204c_tx_gearbox_inst|tx_gb[0].j204c_tx_gb_perlane_inst|tx_gb_fifo_inst|j204c_tx_dcfifo132b_m20k|dcfifo_component|auto_generated|*rdptr_g*}] do [get_keepers {mac_tx|j204c_tx_base_inst|j204c_tx_gearbox_inst|tx_gb[0].j204c_tx_gb_perlane_inst|tx_gb_fifo_inst|j204c_tx_dcfifo132b_m20k|dcfifo_component| auto_generated|ws_dgrp|dffpipe*|dffe*}] -get_skew_value_from_clock_period src_clock_period -skew_value_multiplier 0,800 ". To przypisanie zostanie wyeksłane. |
332174 | Filtr z filtrem w intel_jesd204c.sdc(81): nie można dopasować grupy do zegara |
332049 | Zgniazd create_clock w intel_jesd204c.sdc(64): Argument to pusta kolekcja |
332054 | Przypisanie set_clock_groups jest akceptowane, ale ma pewne problemy w intel_jesd204c.sdc(81): argument -group z wartością -group {j204c_txphy_clk[0]} -group {j204c_txphy_clk[1]} -group {j204c_txphy_clk[2]} -group {j204c_txphy_clk[1]} -group {j204c_txphy_clk[2]} j204c_txphy_clk[3]} -group {j204c_txphy_clk[4]} -group {j204c_txphy_clk[5]} -group {j204c_txphy_clk[6]} -group {j204c_txphy_clk[7]} nie może być dopasowana do żadnego elementu z następujących typów: (clk) |
332060 | Węzeł: j204c_txphy_clk został uznany za zegar, ale został znaleziony bez przypisanego przypisania zegara. |
Aby obejść ten problem w oprogramowaniu Intel® Quartus® Prime Pro Edition w wersji 20.1 lub 20.2, zastąp niektóre wiersze w pliku intel_jesd204c.sdc , jak pokazano poniżej.
simplex tylko dla podstawy (... /intel_jesd204c_rx_191/synth/intel_jesd204c.sdc):
zmienić z:
77 zestawów overall_clock ""
78 dla { set j 0} { $j < 4} { incr j} {
79 dołącz overall_clock "grupa {j204c_rxphy_clk[$j]} "
80 }
81 set_clock_groups -asynchroniczna -grupa {j204c_rx_avs_clk} -grupa {j204c_rxlink_clk j204c_rxframe_clk} $overall_clock
do
77 zestawów overall_clock ""
78 zestawów clock_grp ""
79 dla { set j 0} { $j < 4} { incr j} {
80 dodatków overall_clock "grupa {j204c_rxphy_clk[$j]} "
81 }
82 zestaw clock_grp_tmp {set_clock_groups -asynchroniczna -grupa {j204c_rx_avs_clk} -grupa {j204c_rxlink_clk j204c_rxframe_clk} }
83 dodatek clock_grp $clock_grp_tmp $overall_clock
84 eval $clock_grp
simplex tx tylko podstawowa (.../intel_jesd204c_tx_191/synth/intel_jesd204c.sdc):
zmienić z:
63 dla {set i 0} { $i < 4} {incr i} {
64 wersja eval {create_clock —nazwa "j204c_txphy_clk[$i]" — okres 3,945n [get_ports j204c_txphy_clk[$i]]}
65 }
.
.
.
78 dla { set j 0 } { $j < 4} { incr j} {
79 dołącz overall_clock "grupa {j204c_txphy_clk[$j]} "
80 }
81 eval {set_clock_groups -asynchroniczna -grupa {j204c_tx_avs_clk} -grupa {j204c_txlink_clk j204c_txframe_clk} $overall_clock}
do
64 eval {create_clock —name "j204c_txphy_clk" -period 3.945ns [get_ports j204c_txphy_clk]}
.
.
.
79 zestawów clock_grp ""
80 dodatków overall_clock {grupa {j204c_txphy_clk} }
81 zestaw clock_grp_tmp {set_clock_groups -asynchroniczna -grupa {j204c_tx_avs_clk} -grupa {j204c_txlink_clk j204c_txframe_clk} }
82 dodatek clock_grp $clock_grp_tmp $overall_clock
83 eval $clock_grp
tylko bazowa dwukierunkowa (.../intel_jesd204c_tx_191/synth/intel_jesd204c.sdc):
zmienić z:
64 create_clock — nazwa "j204c_rxphy_clk[$i]" — okres 3,945 cala [get_ports j204c_rxphy_clk[$i]]
65 create_clock — nazwa "j204c_txphy_clk[$i]" — okres 3,945 cala [get_ports j204c_txphy_clk[$i]]
66 }
.
.
.
86 zestawów overall_clock ""
87 dla { set j 0 } { $j < 4} { incr j} {
88 dodatków overall_clock "-group {j204c_rxphy_clk[$j]} -group {j204c_txphy_clk[$j]} "
89 }
90 set_clock_groups -asynchroniczna -grupa {j204c_tx_avs_clk j204c_rx_avs_clk} -grupa {j204c_txlink_clk j204c_txframe_clk j204c_rxlink_clk j204c_rxframe_clk } $overall_clock
do
64 create_clock — nazwa "j204c_rxphy_clk[$i]" — okres 3,945 cala [get_ports j204c_rxphy_clk[$i]]
65 }
66 eval create_clock —name "j204c_txphy_clk" —period 3.945ns [get_ports j204c_txphy_clk]
.
.
.
87 zestawów overall_clock ""
88 zestawów clock_grp ""
89 dodatków overall_clock {grupa {j204c_txphy_clk} }
Zestaw 90 clock_grp_tmp {set_clock_groups -asynchroniczna -grupa {j204c_tx_avs_clk} -grupa {j204c_txlink_clk j204c_txframe_clk} }
91 dla { set j 0} { $j < 4} { incr j} {
92 dodatek overall_clock "grupa {j204c_rxphy_clk[$j]} "
93 }
94 zestaw clock_grp_tmp {set_clock_groups -asynchroniczna -grupa {j204c_rx_avs_clk} -grupa {j204c_rxlink_clk j204c_rxframe_clk} }
95 aplikacji clock_grp $clock_grp_tmp $overall_clock
96 eval $clock_grp
Uwaga: wszystkie wartości okresu zegara zależą od wybranych przez użytkownika wartości.
Ten problem został naprawiony począwszy od oprogramowania Intel Quartus Prime Pro Edition w wersji 20.3.
