Identyfikator artykułu: 000076815 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 13-01-2016

Dlaczego rx_st_sop, rx_st_eop, tx_st_sop i tx_st_eop tylko jeden bit szerokości, gdy włączono wiele pakietów na cykl przy konfigurowaniu interfejsu Intel® Arria® 10 FPGA Avalon® Streaming do twardego IP PCIe w trybie 3.0 x8?

Środowisko

  • Intel® Quartus® II Subscription Edition
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Z powodu problemu w oprogramowaniu Quartus® II wersji 14.1.1 i wcześniejszych, plik otoki RTL dla twardego IP 3.0 x8 Intel® Arria® 10 FPGA PCI Express nieprawidłowo mapuje tylko jeden bit z dwóch niskich bitów szerokich rx_st_sop, rx_st_eop, tx_st_sop i tx_st_eop , gdy włącza się wiele pakietów na cykl.

    Rozwiazanie

    Aby obejść ten problem, zmodyfikuj plik otoki RTL, nazwę <variation>.v lub nazwę <variation>.vhd, aby wyeksportować oba bity sygnału.

    Powiązane artykuły

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    FPGA Intel® Arria® 10 GX

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.