Identyfikator artykułu: 000076833 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 21-07-2020

Dlaczego mój interfejs Intel® P-Tile Avalon®-ST do PCI Express* IP RX działa inaczej w zależności od warunku resetowania?

Środowisko

  • Intel® Quartus® Prime Pro Edition
  • Twardy IP Avalon-ST Intel® Stratix® 10 do PCI Express*
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Cewka Intel® Avalon®-ST dla PCI Express* IP implementuje moduł deskew w strukturze FPGA, aby dostosować pakiety boczne otrzymywać pochodzące z interfejsu Embedded Multi-die Interconnect Bridge (EMIB). Moduł deskew ma problem z resetowaniem, który może spowodować niedopasowanie interfejsu Avalon-ST RX.

    Rozwiazanie

    Ten problem został naprawiony w wersji 20.1 oprogramowania Intel® Quartus® Prime Pro Edition.

    Podobne produkty

    Ten artykuł dotyczy 2 prod.

    Układy FPGA Intel® Agilex™ 7 i SoC FPGA z serii F
    FPGA Intel® Stratix® 10 DX

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.