Identyfikator artykułu: 000076994 Typ materiałów: Informacje o produkcie i dokumentacja Ostatnia zmiana: 17-10-2019

W jaki sposób chip INTEL® STRATIX® 10 DDR4 IP mapuje sygnały dla górnych i dolnych urządzeń pamięci w topologii clamshell?

Środowisko

  • Intel® Quartus® Prime Pro Edition
  • Układ FPGA Intel® Stratix® 10 IP interfejsów pamięci zewnętrznych
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Kiedy topologia clamshell jest włączona w edytorze parametrów INTEL® STRATIX® 10 DDR4 IP, każda pozycja wymaga dwóch pinów CS, aby oddzielnie skonfigurować górne i dolne chipy pamięci. Poniższa zawartość zawiera informacje o sposobie mapowania pinów CS od FPGA do chipów pamięci w projektach o pojedynczej i podwójnej pozycji.

    Rozwiazanie

    Dla komponentów o pojedynczej pozycji:

    Najlepsze (niedublowane) komponenty, FPGA_CS0, trafiają do MEM_TOP_CS0

    Dolne (lustrzane) komponenty, FPGA_CS1, trafiają do MEM_BOT_CS0

    Do komponentów o podwójnej pozycji:

    Topowe komponenty (niedublowane), FPGA_CS0, trafiają MEM_TOP_CS0 a FPGA_CS1 trafia na MEM_TOP_CS1

    Dolne (lustrzane) komponenty, FPGA_CS2, trafiają do MEM_BOT_CS0, a FPGA_CS3 trafiają na MEM_BOT_CS1

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    FPGA Intel® Stratix® 10 i SoC

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.