Ze względu na znany problem w wersjach oprogramowania Intel® Quartus® Prime Pro od 19.1 do 19.4, przykładowy projekt JESD204 Intel® FPGA IP B może nie działać prawidłowo podczas korzystania z urządzeń Intel® Arria® 10 i Intel® Cyclone® 10 GX. Jest to spowodowane 2 brakującymi portami w przypadku syntezy i 1 brakującego portu podczas symulacji projektu przykładowego jesd204B Intel® FPGA IP.
Aby rozwiązać ten problem, wykonaj poniższe czynności:
1. Na przykład synteza projektowa, dodaj te dwa porty do "altera_jesd204_ed_RX_TX.sv" znajdujących się na stronie "/ed_synth" linii 365.
{
.jtag_avmm_bridge_master_reset_reset (jtag_avmm_rst),
.jtag_reset_in_reset_reset_n (1'b1),
}
2. Na przykład symulacja projektowa, dodaj ten port na linii 364 do "altera_jesd204_ed_RX_TX.sv" znajdujący się na stronie "/ed_sim/testbench/models" linii 365.
{
.jtag_reset_in_reset_reset_n (1'b1),
}
Ten problem został naprawiony począwszy od wersji 20.1 oprogramowania Intel® Quartus® Prime Pro Edition.
