Identyfikator artykułu: 000077217 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 11-09-2012

Czy są jakieś znane problemy związane ze pinami PLL w projektach Stratix III 3SL340 skompilowanych przy użyciu oprogramowania Quartus II w wersji 7.2 Service Pack 2?

Środowisko

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Oprogramowanie Quartus® II w wersji 7.2 z dodatkiem Service Pack 2 nieprawidłowo konfiguruje cztery piny urządzenia w urządzeniach Stratix® III 3SL340 w niektórych opcjach pakietu (patrz tabela poniżej). Jest to spowodowane nieprawidłowym rejestrem wejściowym i ustawieniami łańcucha opóźnień używanymi w oprogramowaniu Quartus II. Nazwy pinów wejściowych, których dotyczy problem, to PLL_R1_CLKn, PLL_R1_CLKp, PLL_R4_CLKn i PLL_R4_CLKp. Altera zaleca zastosowanie poprawki oprogramowania 72SP2 2.03aby rozwiązać ten problem.

    Aby uzyskać poprawkę, skontaktuj się z Altera pomocą techniczną, przesyłając zgłoszenie serwisowe na stronie mysupport.altera.com.

    Pakiet urządzeń Stratix III 3SL340

    Piny, których dotyczy problem

    F1517

    AU1, AU2, C1 i C2

    F1760

    AY1, AY2, C1 i C2

    H1152

    Brak

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    Stratix® III FPGA

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.