W przypadku korzystania z megafunction altlvds z zewnętrzną opcją PLL w urządzeniach Stratix® III, Stratix IV oraz Arria® II GX, przykłady projektu przedstawione przez Altera pokazują liczniki wyjściowe C0, C1 i C2 używane na PLL. Oprogramowanie Quartus® II automatycznie obróci liczniki wyjściowe, aby wdrożyć właściwy schemat połączeń. Są to liczniki wyjściowe wykorzystywane w dedykowanym serdes:
Wyjście C0 (licznik 0) to zegar równoległy
Wyjście C3 (licznik 3) to szybki zegar serializatora
Wyjścia C5 (licznik 5) należy podłączyć do portu włącz
Więcej informacji na temat korzystania z megafunction altlvds z zewnętrzną pll opcją w urządzeniach Stratix III można znaleźć Korzystanie z altlvds z opcją zewnętrznej PLL w Stratix III FPGAs
Więcej informacji na temat korzystania z megafunction altlvds z zewnętrzną opcją PLL w urządzeniach Stratix IV można znaleźć w dokumencie High Speed Differential I/O Interfaces With DPA in Stratix IV Devices (PDF). Procedurę przedstawioną w tym dokumencie można również zastosować do urządzeń Arria II GX.