Identyfikator artykułu: 000077926 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 19-03-2013

Jakie liczniki wyjściowe PLL należy wykorzystać do napędzania megafunction altlvds za pomocą zewnętrznej PLL w urządzeniach Stratix III, Stratix IV i Arria II GX?

Środowisko

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Opis

W przypadku korzystania z megafunction altlvds z zewnętrzną opcją PLL w urządzeniach Stratix® III, Stratix IV oraz Arria® II GX, przykłady projektu przedstawione przez Altera pokazują liczniki wyjściowe C0, C1 i C2 używane na PLL.  Oprogramowanie Quartus® II automatycznie obróci liczniki wyjściowe, aby wdrożyć właściwy schemat połączeń.  Są to liczniki wyjściowe wykorzystywane w dedykowanym serdes:

Wyjście C0 (licznik 0) to zegar równoległy
Wyjście C3 (licznik 3) to szybki zegar serializatora
Wyjścia C5 (licznik 5) należy podłączyć do portu włącz

Więcej informacji na temat korzystania z megafunction altlvds z zewnętrzną pll opcją w urządzeniach Stratix III można znaleźć Korzystanie z altlvds z opcją zewnętrznej PLL w Stratix III FPGAs

Więcej informacji na temat korzystania z megafunction altlvds z zewnętrzną opcją PLL w urządzeniach Stratix IV można znaleźć w dokumencie High Speed Differential I/O Interfaces With DPA in Stratix IV Devices (PDF).  Procedurę przedstawioną w tym dokumencie można również zastosować do urządzeń Arria II GX.

Podobne produkty

Ten artykuł dotyczy 4 prod.

Stratix® III FPGA
FPGA Stratix® IV GT
FPGA Stratix® IV E
FPGA Stratix® IV GX

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.