Identyfikator artykułu: 000077945 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 11-09-2012

Dlaczego ip kontrolera QDRII SRAM UniPHY nie generuje sygnału QVLD dla interfejsu?

Środowisko

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Opis

Sygnał QVLD nie jest generowany, ponieważ nie jest używany przez ip kontrolera QDRII SRAM UniPHY w celu ustalenia, czy przesyłane dane są prawidłowe, czy nie.

Ip oparte na pamięci QDRII SRAM UniPHY wykorzystuje proces kalibracji, aby odstraszyć dokładne opóźnienie odczytu, tj. ile czasu zajmuje powrót prawidłowych danych z urządzenia QDRII SRAM po otrzymaniu polecenia odczytu przez IP.

Podobne produkty

Ten artykuł dotyczy 8 prod.

FPGA Stratix® V GS
FPGA Stratix® V GT
FPGA Stratix® V GX
FPGA Stratix® V E
FPGA Stratix® IV E
FPGA Stratix® IV GT
FPGA Stratix® IV GX
Stratix® III FPGA

Potrzebna pomoc?

Skontaktuj się z działem pomocy technicznej

Zastrzeżenie

1

Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.