Identyfikator artykułu: 000077975 Typ materiałów: Komunikaty o błędach Ostatnia zmiana: 11-09-2012

Błąd: nie można umieścić CQn we/wy "mem_cq[0]" na pinie lokalizacji I/O bez CQn

Środowisko

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Opis

Ten komunikat błędu występuje podczas korzystania z:

  • Kontroler Altera QDRII i QDRII SRAM z UniPHY IP
  • Połączenie z komponentem QDRII z opóźnieniem odczytu 2

Ze względu na wewnętrzną strukturę elementów IO Arria® II GX, Stratix® Połączenia sygnałowe CQ i CQn w urządzeniach III i Stratix IV należy wymienić podczas połączenia z komponentem SRAM QDRII z opóźnieniem odczytu 2.

Podłącz zegary odczytu:

  • Pin CQ komponentu SRAM QDRII —> FPGA pin CQn (z oznaczeniem Qbar in pin z kodem 75 NM)
  • Pin QDRII SRAM CQn -> FPGA DQS (oznaczony S in pin i pin)

W przypadku urządzeń QDR II lub QDR II SRAM z 1,5 lub 2,5 cyklami opóźnienia odczytu połącz CQ ze stykiem DQS (S w Quartus II Pin Zygmulet) oraz CQn z pinem CQn (qbar w Quartus II Pin Zgłęb).

Podobne produkty

Ten artykuł dotyczy 5 prod.

FPGA Arria® II GX
Stratix® IV FPGA
FPGA Stratix® IV GT
FPGA Stratix® IV E
FPGA Stratix® IV GX

Potrzebna pomoc?

Skontaktuj się z działem pomocy technicznej

Zastrzeżenie

1

Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.