Identyfikator artykułu: 000078083 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 18-06-2012

Drzewko zegarowe PHY, które nie jest zasilane optymalnymi licznikami wyjściowymi PLL

Środowisko

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problem krytyczny

    Opis

    Problem ten dotyczy DDR2 i DDR3, LPDDR2, QDR II i RLDRAM. Produkty II.

    Interfejsy pamięci zewnętrznych ukierunkowane na urządzenia Arria V, których Zegar phy nie jest napędzany przez liczniki 0-3 lub liczniki 14-17 może nie osiągnąć timingu.

    Rozwiazanie

    Obejście tego problemu polega na wykorzystaniu cesji QSF do ograniczać liczniki wyjściowe PLL w następujący sposób:

    Lokalizacja licznika set_location_assignment —do

    Aby znaleźć lokalizację licznika i sygnał wyjściowy obserwuj Kroki:

    1. Skompiluj projekt w oprogramowaniu Quartus II.
    2. Znajdź PLL za pomocą listy Find lub Netlist Narzędzia nawigatora w przeglądarce RTL Viewer.
    3. Otwórz projekt w przeglądarce RTL Viewer.
    4. Kliknij prawym przyciskiem myszy wymagane wystąpienie GENERIC_PLL . i wybierz Zlokalizuj w układzie Chip, z menu Locate .
    5. Chip Echip, Wiert, wyświetla licznik wyjściowy PLL, gdzie znajduje się umieszczane jest ogólne instancja PLL. Wybierz licznik wyjścia PLL na zobacz jego właściwości, tryby i wartości w oknie Właściwości węzła .
    6. PLL output signal jest wartością dla pełnej właściwości nazwy, a wartością dla właściwości lokalizacji jest PLL. lokalizację licznika dla aktualnie używanego licznika. Znajdź pożądane rozwiązanie Lokalizacja licznika PLL. Zegar PHY musi być napędzany przez liczniki 0-3 lub 14-17, które zawsze są głównymi czterema lub czterema dolnymi licznikami w planie wykładziny, w zależności od orientacji FFPLL. Tylko jeden z dwóch liczników może napędzać każde wejście drzewa zegarowego PHY:
    phy_clkbuf[0]: 0, 17 phy_clkbuf[1]: 2, 15 phy_clkbuf[2]: 1, 16 phy_clkbuf[3]: 3, 14

    Aby uzyskać najlepszą wydajność, zegar PHY powinien być napędzany przez jedną z nich liczniki 0-3 lub liczniki 14-17. Być może trzeba zmienić wybraną opcję elementy od FFPLL_* do PLLOUTPUTCOUNTER_* sprawdź lokalizację licznika PLL dla każdego licznika.

    Poniższe informacje pokazują przykładowe przypisanie do QSF:

    set_location_assignment PLLOUTPUTCOUNTER_X81_Y91_N1 -to qdrii_example|dut_if0:if0|dut_if0_pll0:pll0|pll_mem_phy_clk

    Ten problem zostanie naprawiony w przyszłej wersji.

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    FPGA Arria® V i SoC

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.