Identyfikator artykułu: 000078206 Typ materiałów: Informacje o produkcie i dokumentacja Ostatnia zmiana: 31-12-2013

W jaki sposób możemy zapewnić, że urządzenia Stratix IV GX/GT i Arria II GX spełniają limit czasu przejściowego PCI Express L0s do L0?

Środowisko

  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis

    Systemy protokołów PCI Express muszą obsługiwać zmianę stanu od L0s do L0 w obrębie 2us dla PCI Express Gen2 i 4us dla PCI Express Gen1. urządzenia Stratix® IV GX/GT oraz Arria® II GX spełniają ten czas, jeśli parametr VTX-CM-DC-ACTIVEIDLE-DELTA jest mniejszy niż 25 mV.  Jeśli parametr VTX-CM-DC-ACTIVEIDLE-DELTA ma między 25 mV a 60 mV, Altera wprowadza poprawkę do oprogramowania Quartus®® II w wersji 9.0 SP2.  Aby uzyskać poprawkę, skontaktuj się z Altera moją pomocą techniczną.

    Podobne produkty

    Ten artykuł dotyczy 1 prod.

    FPGA Arria® II GX

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.