Opis
Rdzenie IP interfejsu pamięci opartej na UniPHY są dostarczane zarówno ze zintegrowanym interfejsem PHY, jak i kontrolerem. W wersjach oprogramowania projektowego Quartus®® II wersji 10.0 SP1 i wcześniejszych wersjach nie ma opcji MegaWizard dotyczącej tworzenia inicjacji autonomicznego interfejsu PHY UniPHY w celu użycia go z niestandardowym kontrolerem. Można jednak zastąpić Altera wysokowydajnym kontrolerem pamięci niestandardowym kontrolerem pamięci, wykonując opisaną procedurę.
- Zwiększ parametryzację swojego wariantu IP kontrolera pamięci opartego na UniPHY.
- Spowoduje to wygenerowanie pliku HDL najwyższego poziomu o nazwie .v lub .vhd oraz podkategorii o nazwie .
- Moduł najwyższego poziomu natychmiastowo wyświetla moduł _controller_phy. Ten moduł znajduje się w katalogu / rtl , a in-turn in-turn umożliwia inkasowanie PHY i kontrolera.
- Nazwa modułu kontrolera: nazwa _alt_ddrx_controller
- Nazwa modułu PHY: nazwa _memphy_top
- Wygenerowane skrypty ograniczenia pinów i timingów wymagają utrzymania hierarchii projektowej.
- Otwórz plik / rtl/_controller_phy.sv .
- We własnym module kontrolera wymień nazwę _alt_ddrx_controller moduł.
- Usuń porty Altera wydajnego kontrolera pamięci i dodaj porty najwyższego poziomu Twojego niestandardowego kontrolera.
- Podobnie zaktualizuj nazwy portów w module najwyższej klasy w pliku .v lub .vhd .
- Skompiluj i zasymuluj projekt w celu zapewnienia funkcjonalności.
- Należy pamiętać, że regeneracja IP interfejsu pamięci UniPHY spowoduje usunięcie wszystkich modyfikacji plików HDL. Parametry wybrane przez Ciebie w MegaWizard są przechowywane w module najwyższej klasy. W związku z tym powyższe kroki należy powtarzać przy każdej regeneracji wariantu IP.
