Identyfikator artykułu: 000078481 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 22-08-2014

Dlaczego nie można zmienić paramaterów ułamkowych PLL (fPLL) za pomocą Edytora Właściwości Zasobów lub chowania urządzeń Stratix V, Arria V lub Cyclone V?

Środowisko

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Opis Nie można edytować parametrów fPLL za pomocą Edytora Właściwości Zasobów lub Oprogramowania ChipÓw w oprogramowaniu Quartus® II podczas projektowania z urządzeniami Stratix® V, Arria® V lub Cyclone® V.
    Rozwiazanie Przypuść funkcję rekonfiguracji PLL w celu dynamicznej aktualizacji parametrów fPLL. Więcej informacji można znaleźć w dokumencie AN661: Wdrażanie rekonfiguracji ułamkowej PLL przy pomocy Altera PLL i Altera rekonfiguracji PLL w formacie PDF

    Podobne produkty

    Ten artykuł dotyczy 11 prod.

    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Cyclone® V GX
    FPGA Arria® V GZ
    FPGA Arria® V SX SoC
    FPGA SoC Cyclone® V ST
    FPGA Arria® V ST SoC
    FPGA Arria® V GX
    FPGA Arria® V GT
    FPGA Cyclone® V E
    FPGA SoC Cyclone® V SE

    Potrzebna pomoc?

    Skontaktuj się z działem pomocy technicznej

    Zastrzeżenie

    1

    Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

    Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.