Ten błąd może występować w oprogramowaniu Quartus® II wersji 13.1 i nowszych, gdy implementacja ALTLVDS_RX IP za pomocą zewnętrznych Altera_PLL i dynamicznego wyrównania fazy (DPA) jest włączona za pomocą więcej niż 2 kanałów, w urządzeniach Arria® V.
Aby to obejść, najpierw wykonaj kroki w celu wdrożenia ALTLVDS_RX i ALTLVDS_TX z zewnętrznym trybem PLL, zgodnie z opisem w powiązanych rozwiązaniach.
Następnie, po uruchomieniu narzędzia Analiza i synteza w oprogramowaniu Quartus® II, skopiuj moduł lvds_rx_lvds_rx z zawartości pliku db/lvds_rx_lvds_rx.v do pliku lvds_rx.v.
Spowoduje to dodanie modułu lvds_rx_lvds_rx do pliku lvds_rx.v.
Upewnij się, że wszystkie identyfikatory rx_dpaclock to 8 bitów, a wszystkie połączenia rx_dpaclock są poprawne, na przykład,
.dpaclkin(rx_dpaclock),
Zamiast:
.dpaclkin({8{rx_dpaclock}}),
Problem zostanie naprawiony w przyszłej wersji oprogramowania Quartus II.