Identyfikator artykułu: 000078697 Typ materiałów: Rozwiązywanie problemów Ostatnia zmiana: 30-06-2014

Dlaczego podczas wykonywania symulacji RTL zewnętrznej pętli szeregowej na urządzeniach nadawczo-odbiorczych Stratix V i Arria V występują błędy bitowe?

Środowisko

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Opis

Podczas wykonywania symulacji RTL zewnętrznej pętli szeregowej urządzeń nadawczo-odbiorczych Stratix® V i Arria® V mogą występować błędy bitowe z powodu problemu z rozdzielczością i zaokrągleniami monitora Mentor Graphics Modelsim®.

Rozwiazanie

Aby rozwiązać ten problem, należy ustawić precyzję symulacji na fs.

Podobne produkty

Ten artykuł dotyczy 7 prod.

FPGA Stratix® V GX
FPGA Arria® V GT
FPGA Arria® V GX
FPGA Arria® V GZ
FPGA Arria® V SX SoC
FPGA Stratix® V GS
FPGA Stratix® V GT

Potrzebna pomoc?

Skontaktuj się z działem pomocy technicznej

Zastrzeżenie

1

Publikowanie treści i wykorzystanie zawartości tej witryny podlega Regulaminowi witryny Intel.com.

Materiały zawarte na tej stronie są tłumaczeniem z języka angielskiego, wykonanym częściowo przez człowieka, a częściowo automatycznie. Materiały te są udostępnione dla Twojej wygody i należy je traktować jedynie jako ogólne źródło informacji. Nie ma jednak gwarancji, że są one kompletne bądź poprawne. Jeśli istnieje jakakolwiek rozbieżność między wersją angielską tej strony a jej tłumaczeniem, wersja angielska jest wersją obowiązującą i ma rozstrzygające znaczenie. Wyświetl anglojęzyczną wersję tej strony.