Niektóre konfiguracje kanałów TX nadajnika-odbiornika wykorzystywanych w trybie deterministycznego opóźnienia skutkuje nieprawidłową analizą timingów w oprogramowaniu Quartus® II. W tych konkretnych przypadkach analizator timingów zignoruje ścieżki zegara z pll_inclk, przez PLL TX i odsłania blok TX PCS, co skutkuje nieprawidłową analizą timingów na dotkniętych ścieżkach. Te ścieżki, których dotyczy problem, mogą się pojawić odpowiednie zamknięcie timingów, co maskuje potencjalne naruszenia timingów ze względu na nieprawidłową analizę timingów.
Następujące rodziny urządzeń i konfiguracje są objęte następującymi zmianami:
- Dotyczy to urządzeń Stratix® IV GX, Stratix IV GT, Arria® II GX oraz HardCopy® IV GX z trybem deterministycznego opóźnienia oraz włączenia informacji zwrotnej PFD PLL oraz korzystania z serializatora Bajtowego w przypadku korzystania z wersji oprogramowania Quartus II od 9.1 do 10.0 SP1.
- W przypadku korzystania z wersji 10.0 i 10.0sp1, dotyczy to urządzeń Cyclone® IV GX z trybem opóźnienia deterministycznego oraz włączenia informacji zwrotnej PFD PLL.
Ten problem nie dotyczy urządzeń Altera CPRI MegaCore (który nie wykorzystuje funkcji opinii dotyczącej PFD PLL) oraz urządzeń Arria II GZ.
Ten problem ma zostać naprawiony w przyszłej wersji oprogramowania Quartus II. Jeśli ten problem powoduje natychmiastowy problem, złóż zgłoszenie serwisowe za pomocą mySupport.
